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A Low Power UHF RFID Baseband Processor for Mobile Readers

모바일용 저전력 UHF RFID 기저대역 프로세서

  • Received : 2013.11.11
  • Accepted : 2013.12.04
  • Published : 2014.01.01

Abstract

As RFID is utilized more frequently and diversely in terms of its application areas, the application of mobile RFID technology, which integrates cellular networks and RFID, is highly anticipated. The growth and development of the RFID field has bolstered the development of mobile RFID chips to be embedded in mobile phones. Because mobile RFID chips are embedded in cell phones, limitations such as low power, small form factor, and costliness must be confronted. This study presents the design of a RFID digital baseband processor that is suitable for mobile readers. The RF analog component, which affects the baseband signals, is designed separately, in consideration of the limitations stated above. The function of the baseband processor was verified through simulations and prototyped using FPGA. The power consumption of the chip is 20mW under a 20MHz clock and the chip measures $3mm{\times}3mm$.

Keywords

Mobile reader;UHF RFID;Baseband processor;ISO/IEC 18000-6

1. 서 론

RFID 기술은 무선 통신을 이용하여 사물의 정보를 얻는 기술이다[1]. 사물의 정보를 인식하여 정보를 수집, 저장, 가공함으로써 사물에 대한 관리 및 정보 교환 등 다양한 서비스를 제공할 수 있다. UHF RFID는 리더가 안테나와 칩으로 구성된 태그에 RF 신호를 전송한다. 태그는 리더가 전송한 RF 신호를 전원으로 사용하여 응답신호를 전송한다[2][3][4]. 이 기술은 기존의 바코드(Barcode)기술을 대체하고 물류, 유통과 같은 분야에서 널리 사용될 것으로 기대된다[5][6][7]. 그리고 스마트폰과 같은 네트워크 단말기를 이용하여 사용자가 직접 다양한 정보를 획득하고 분석할 수 있는 모바일 RFID 기술이 점차 확산될 것으로 기대된다. 모바일 RFID는 스마트폰과 같은 휴대형 단말기에 내장되어 RFID가 단말기의 하나의 기능으로 동작하며 네트워크를 이용해 사물의 관련 정보를 획득하는 기술이다[1][4]. 우리나라에서는 이미 모바일 RFID 기술의 표준화를 진행하고 있으며 여러 시범서비스들이 시행되고 있다.

모바일 환경에서 단말기에 RFID 기능을 추가하기 위해서는 단말기의 프로세서를 이용하여 기능을 구현할 수도 있지만, 단말기 개발에 많은 문제를 야기하며 소모전력 측면에서나 단말기의 기능 활용 면에 있어서 상당한 제약이 따른다. RFID 표준 프로토콜에서 지정하고 있는 태그와 리더간에 명령과 응답을 주고받는 링크 타이밍(Link timing)은 정해진 시간 내에 리더의 명령과 태그의 응답이 완료되어야 하는 경성 실시간(Hard real-time) 특성을 가진다. 그러므로 리더와 태그가 프로토콜에서 규정하고 있는 높은 링크 주파수 (Link frequency)로 통신을 주고받을 경우 단말기의 주프로세서에 정상적인 동작을 수행하기가 어렵고 단말기의 다른 기능에 문제가 발생할 수 있다. 또한, 단말기의 주프로세서가 아닌 RFID 리더를 위한 별도의 프로세서를 이용하는 경우 운영체제를 탑재한 프로세서나 저성능의 프로세서는 운영체제 동작으로 인한 타이밍의 부정확성과 낮은 성능으로 인해 링크 타이밍을 만족시키기 어렵고 프로토콜의 전송 규격을 만족시키기 어렵다. 이를 극복하기 위해서는 별도의 고성능의 프로세서를 사용하거나 전용 하드웨어를 구성하여 사용할 수 있다. 그리고 모바일 단말기에 하드웨어를 추가 하기 위해서는 기존의 RFID가 가지는 요구사항 외에 소모 전력을 줄일 수 있는 방법과 기존 하드웨어와의 인터페이스 등 추가적인 요구사항이 존재한다.

본 논문에서는 전용 하드웨어 구성 방법으로 모바일용으로 적합한 ISO/IEC 18000-6 Type B[8]와 Type C[9] 프로토콜을 지원하는 RFID 디지털 기저대역 프로세서를 설계하고 칩으로 구현하였다. 소모 전력을 줄이기 위하여 RFID 하드웨어에 전원을 공급하지 않는 기능(Power Down Mode) 과 클록을 제어하는 클록 게이팅(Clock Gating) 기술을 적용하였다. 태그와 리더의 통신은 critical 타이밍 요구사항을 만족해야 하며 신호의 필터 지연 등 각종 회로의 지연에 의해 타이밍 마진이 추가로 줄어든다. 따라서 프로토콜에서 요구하는 타이밍을 안정적으로 만족시키기 위해 태그의 ID를 읽는 절차를 하드웨어 상태 기계(state machine)으로 구현하였다. 이를 통하여 높은 링크 주파수(LF : Link Frequency)에서도 타이밍 요구사항을 안정적으로 만족시켰다. 단말기 소프트웨어가 태그의 ID를 읽으라는 명령을 내리면 상태 기계가 리더의 읽는 명령을 수행하고 태그의 응답을 분석하여 적절한 추가 명령을 내리도록 구성하였다. 결과적으로 사용자(단말기 소프트웨어)의 개입이 필요 없는 대부분의 프로토콜 기능을 하드웨어로 구현함으로써 프로그래밍을 손쉽게 할 수 있는 환경을 제공하였고, 사용하는 소모 전력을 줄였다. 우리나라의 모바일 RFID 기술 기준에 맞추어 하드웨어를 설계하였고 ISO/IEC 18000-6 Type C(EPCglobal Class1 Gen2[10])에 맞추어 설계하였다. 그리고 기존 RFID 서비스와의 호환성을 위하여 ISO/IEC 18000-6 Type B 프로토콜을 추가 지원한다. 디지털 기저대역 프로세서에 추가로 마이크로프로세서를 탑재하여 GPIO 와 UART, I2C, SPI 등 다양한 하드웨어 통신 인터페이스를 제공한다. 이를 이용하여 모바일 단말기 프로세서와 유연한 연동이 가능하다. 또한 단말기의 폼팩터를 고려하여 칩의 크기를 최소화하였다.

본 논문의 2장에서는 모바일 RFID에서 필요한 추가 요구사항을 제시하고 3장에서는 RFID 디지털 기저대역 프로세서의 구조 및 설계에 대해 설명한다. 4장에서는 설계된 프로세서를 시뮬레이션을 통해 기능을 검증하고, FPGA를 이용하여 프로세서를 구현하고 동작을 검증하며 모바일 칩으로 구현하여 기능과 성능을 검증한다. 그리고 마지막으로 5장에서는 결론을 내고 마친다.

 

2. 모바일 RFID 요구사항

모바일 RFID 리더는 단말기의 일부로서 동작한다. 따라서 기존의 리더와 달리 모바일 단말기에 내장하여 사용할 수 있도록 기존의 요구사항 외에 다음과 같은 추가적인 요구사항을 만족시켜야 한다.

첫째, 소모 전력이 매우 작아야 한다. 일반적으로 사용하는 고정형 RFID 리더는 상전을 이용하므로 소모하는 전력에 대해 특별히 신경을 쓸 필요가 없다. 그러나 모바일 단말기는 배터리로부터 전원을 공급받기 때문에 전원의 공급이 유한하며, 소모전력은 단말기의 대기/통화지속시간에 직접적으로 영향을 미친다. 따라서 RFID의 기능 또한 소모전력을 줄일 수 있는 방안이 적극적으로 모색되어야한다.

둘째, 모바일 단말기의 기능을 방해하지 말아야 한다. 모바일 단말기는 기본적인 전화기능이외에 인터넷 등 여러가지 다양한 기능을 수행한다. 만약 RFID 기능으로 인해 전화 기능을 포함한 다른 기능들이 정상적으로 동작하지 않는다면 그 단말기는 사용이 불가능할 것이다.

셋째, 폼팩터(Form factor)를 고려해야 한다. 휴대형 단말기의 크기가 단말기의 상품성에 큰 영향을 끼친다. 작은 크기의 하드웨어에 다양한 기능을 가지는 여러 장치가 존재하고 이를 내장하기 위해서는 폼팩터의 고려가 필수적이다.

넷째, 여러 단말기에 적용하기 위해서는 다양한 인터페이스를 지원해야 한다. 네트워크 및 기술의 발달로 짧은 기간을 주기로 새로운 단말기들이 나오고 새로운 프로세서를 이용하여 단말기들을 제조한다. 따라서 다양한 단말기에 적용할 수 있도록 여러 가지의 인터페이스를 지원하는 것이 필요하다.

마지막으로 RFID 리더를 내장한 단말기 소프트웨어 개발이 쉬워야하며, 기존의 타이밍 요구사항에 미치는 영향이 작아야한다. 결과적으로 기존 소프트웨어 구조의 변경을 최소화하면서 단말기가 개발될 수 있도록 하여야 한다.

 

3. UHF RFID 기저대역 프로세서 설계

그림 1은 설계한 UHF RFID 기저대역 프로세서의 전체 구조이다. 제안하는 리더는 아날로그 부분과 디지털 부분을 분리하여 두 개의 칩으로 설계하고 구현하였다. 이는 필요에 따라서 하나의 패키지(SiP: System in Package)로 만드는 것도 가능하다.

그림 1UHF RFID 기저대역 프로세서 구조 Fig. 1 The UHF RFID Baseband Processor Architecture

RFID 기저대역 프로세서 칩은 데이터 컨버터, 디텍터 모듈, 명령 제어기 모듈, Wake-up 모듈, OSCstop 모듈, 클록 제어기, 공유 메모리 그리고 마이크로프로세서로 구성되어 있다.

3.1 RF 트랜시버

그림 1(a)는 RF 트랜시버의 블록도를 나타낸다. RF 트랜시버는 모바일 RFID에 적합하도록 비용과 칩의 면적을 줄일 수 있는 다이렉트 컨버젼(Direct Conversion)방식과 밀집 환경 규격에 맞추어 설계되었다. 표 1은 RF 트랜시버의 간략한 특성을 나타낸다[11].

표 1RF 트랜시버 특성 Table 1 RF Transceiver specifications

3.2 데이터 컨버터

태그의 응답신호를 아날로그 신호에서 디지털 신호로 변환해주는 ADC와 리더의 명령을 디지털 신호에서 아날로그 신호로 변환해주는 DAC 등 두 종류의 데이터 컨버터(Data Converter)가 존재한다. ADC와 DAC는 10MHz 클록으로 동작하고 전력 소로를 줄이기 위한 모드가 있다. ADC는 I 와 Q 두 개의 채널로 구성되어 있고 각각 5bit이다. 그리고 각 채널은 25mV의 해상도와 800mVp-p의 특성을 가진다. DAC는 하나의 채널로 구성되어 있고 6bit이다.

3.3 필터

필터는 Rx 필터와 Tx 필터로 나뉜다. Tx 필터는 외부 아날로그 필터의 보조 필터로서 직각(rectangular)의 디지털 신호의 높은 주파수(High Frequency)를 제거하기 위해 사용하였다. 프로토콜의 순방향 링크 주파수 40KHz를 기준으로 컷오프(cut-off) 주파수를 80KHz로 맞춘 21단 FIR 펄스 성형(pulse shaping) 필터를 설계하였다.

Rx 필터는 잡음 제거 필터와 DC 옵셋 제거 필터로 구성되어 있다. 잡음 제거 필터는 태그 응답신호의 노이즈 성분과 ADC 통과할 때 샘플링에 의해 발생하는 잡음을 제거하는 역할을 한다. 컷오프 주파수 60KHz와 80KHz, 두 개의 20단 FIR 필터를 설계하였다. 두 가지 필터는 실험을 통해 게이트 수 대비 최적화된 필터이며 리더의 동작 환경에 맞추어 선택하여 사용할 수 있도록 하였다. DC 옵셋 제거 필터는 RF 트랜시버에서 다이렉트 컨버젼 방식을 사용함으로써 Tx 누설 신호와 LO(Local Oscillator)에 의해 발생하는 DC 옵셋을 줄이는 역할을 한다. DC 옵셋 필터 또한 외부 아날로그 필터의 보조 필터로서 필터의 사용유무를 설정할 수 있다. IIR(Infinite Impulse Response)필터를 이용해 설계한 DC 옵셋 제거 필터의 성능을 높이면 로직의 게이트 수가 크게 증가하고 이는 칩의 면적을 증가시킨다.

본 논문의 기저대역 프로세서는 클록 분주비를 이용하여 프로토콜의 링크 주파수를 조절한다. 따라서 Rx 필터와 Tx 필터 또한 사용하는 링크 주파수에 따라 참조하는 클록의 주파수가 변경되어 링크 주파수 변화에 상관없이 프로토콜에서 요구하는 스펙트럼 마스크를 만족시키도록 설계하였다. 필터는 시뮬레이션과 테스트보드 실험을 통해 스펙트럼 마스크를 만족함을 확인하였다.

3.4 디텍터

디텍터는 태그의 FM0 응답신호를 분석하여 NRZ 데이터로 변환하고 제어 신호를 생성한다. 변환된 NRZ 데이터는 명령 제어기로 전달된다. ISO/IEC 18000-6 Type B와 C를 동시에 지원하기 위하여 태그의 응답 신호로 FM0을 처리하도록 설계하였다. 그리고 응답신호의 인식을 높이기 위하여 글리치(Glitch) 제거 알고리즘을 추가하였으며 지터(Jitter)에 대한 대응을 높이기 위해 프로토콜에서 허용하는 링크 주파수의 범위를 약간 벗어난 신호도 정상 데이터로 인식 할 수 있도록 설계하였다.

3.5 명령 제어기

명령 제어기는 RFID의 전체적인 동작을 제어하는 시퀀서 (Sequencer) 역할을 한다. RFID의 태그를 읽는 과정에서 소프트웨어의 개입이 필요 없도록 하고 프로토콜의 동작을 하드웨어만으로 제어할 수 있도록 설계하였다. 그림 2는 명령 제어기의 상태 기계이다.

그림 2명령 제어기 상태 기계 Fig. 2 Command controller state machine

명령 제어기의 동작 순서는 다음과 같다. 첫째, 리더의 송신 명령을 생성한다. 명령 데이터를 PIE 전송 포맷으로 인코딩하고 프레임싱크(Frame-Sync)등의 프로토콜의 전송 포맷을 생성한다. 둘째, 디텍터로부터 받은 신호의 정상 여부를 판별한다. 디텍터로부터 NRZ 신호와 제어 신호를 받아 데이터 포맷을 확인하고 전송된 데이터의 CRC를 검증하여 오류 발생을 확인한다. 셋째, 충돌 중재 알고리즘 (Anti-collision algorithm) 등을 제어한다. 명령제어기는 리더가 하나 또는 다수의 태그를 읽는 과정을 프로토콜에 맞춰 사용자의 개입없이 단독으로 수행한다. 명령 제어기는 한 번에 최대 128개의 ID를 인식하여 마이크로프로세서로 전달할 수 있다. 마지막으로 칩에 내장된 마이크로프로세서와의 통신을 담당한다. 공유메모리와 GPIO를 통하여 RFID 동작에 필요한 설정값과 수행명령들을 전달받고 읽은 태그의 ID와 정보들을 마이크로프로세서에 전달한다. 공유메모리는 주고받는 데이터 영역을 공유하도록 설계하였으며 이는 메모리의 크기를 줄이고 칩의 크기를 줄이는데 목적이 있다.

3.6 마이크로프로세서

명령 제어기는 RFID의 칩에 내장된 마이크로프로세서는 휴대형 단말기와의 통신을 담당한다. 단말기의 주프로세서 (AP)의 부하를 줄이고 다양한 단말기와 인터페이스를 처리하기 위해 사용한다. 명령제어기와 메모리를 공유하여 사용자의 명령을 전송하고 각종 파라미터를 설정하며 태그로부터 전송 받은 데이터를 단말기로 전송하는 역할을 한다. RFID 프로토콜 대부분의 수행을 명령제어기가 처리하므로 마이크로프로세서는 저사양의 소모전력이 적은 마이크로프로세서를 선택하였다. GPIO와 UART, I2C, SPI 등의 인터페이스를 지원하고 소모전력이 적은 Mentor Graphics사의 m8051ew 마이크로프로세서를 집적하였으며, 프로그램을 저장할 수 있도록 32kbyte의 플래시 메모리를 탑재하였다.

3.7 클록 제어기, Wake-up, OSCstop 모듈

휴대형 단말기는 배터리를 이용하므로 전력소모를 줄이는 설계가 필요하고 추가적으로 내장되는 기능칩들 또한 전원 제어가 가능해야 한다. 클록제어기는 RFID 기저대역 프로세서의 전체 클록을 제어한다. 각각의 모듈에 필요로 하는 클록을 제공하고 클록 게이팅 기술을 이용하여 동작이 불필요한 모듈에는 클록을 중지시켜 전력소모를 줄이도록 하였다. Wake-up 모듈과 OSCstop 모듈은 휴대형 단말기에서 RFID 칩의 전원 제어가 불가능한 환경에서 소모전력을 줄이는 역할을 한다. 제안한 전원 제어 모드는 RFID 기저대역 프로세서의 마이크로프로세서가 스스로 전원 중단(Power down)모드로 들어갈 수 있다. Wake-up 모듈은 외부 리셋 또는 단말기에서 사용하고 있는 UART 또는 I2C 인터페이스를 통하여 깨어나는 명령을 받아 기저대역 프로세서를 깨운다. OSCstop 모듈은 마이크로프로세서로부터 명령을 전달받아서 외부 OSC의 클록 전송을 중단시킨다. 마이크로프로세서의 전원이 중단되기 전까지 클록은 유지되어야 한다. 따라서 OSCstop은 내부에 지연회로를 가져 일정시간이 지난 후에 OSC를 중단시킨다.

 

4. 구현 및 성능평가

설계한 UHF RFID 기저대역 프로세서는 시뮬레이션을 통하여 프로세서의 로직과 기능을 검증하고 FPGA를 이용하여 프로세서를 구현하고 테스트 보드를 통해 기능을 검증하였다. 그리고 0.18um TSMC 공정을 통하여 칩을 제작하였고 테스트 보드를 통하여 칩의 기능을 검증하고 성능을 확인하였다.

4.1 시뮬레이션

Cadence사의 NC-sim 시뮬레이터를 이용하여 설계한 프로세서의 기능을 검증하였다. RFID 디지털 기저대역 프로세서 로직의 신뢰성 있는 검증을 위해 실제 태그의 응답신호를 수집하였고, 이를 이용해 테스트 벤치를 구성하고 프로세서의 기능을 확인하였다. 태그의 응답 신호는 ADC를 통하여 기저대역 아날로그 신호를 디지털로 변환하고 이를 로직 분석기로 수집하였다. 그리고 리더와 태그 사이의 거리, 태그의 개수, 리더 충돌이 있는 상황 등 다양한 상황에서의 태그 응답 신호를 수집하여 리더의 기능을 검증하였다. 그림 3는 시뮬레이션 환경의 블록도이고 표 2는 시뮬레이션 파라미터이다.

그림 3시뮬레이션 구성 Fig. 3 Simulation composition

표 2시뮬레이션 파라미터 Table 2 Simulation parameters

그림 4는 시뮬레이션 결과이다. 그림 내부에 표시된 (a)는 I2C 모드로 Wake-up이 동작하는 것을 나타낸다. (b)는 리더의 명령을 나타낸다. (c)는 클록 제어기가 전력 소모를 줄이기 위해 클록 게이팅 기술을 이용하여 ADC와 DAC에 플록이 필요시에만 공급되는 것을 확인할 수 있다. (d)는 수집한 실제 태그의 응답신호이다. (e)는 리더의 명령신호가 필터를 거쳐서 나온 신호파형이다.

그림 4시뮬레이션 결과 Fig. 4 Simulation result

그림 5는 Tx 신호의 직각 파형이 필터를 거쳐 높은 주파수가 제거되었음을 보인다.

그림 5Tx 필터 파형 Fig. 5 Tx filter waveform

그림 6은 응답신호가 ADC를 거쳐서 나온 신호 파형과 그 신호가 잡음 제거 필터를 거쳐 잡음이 제거되었음을 보인다.

그림 6잡음 제거 필터 파형 Fig. 6 Noise cancelation filter waveform

후처리 시뮬레이션은 지연 정보를 포함한 0.18um TSMC CMOS 셀을 이용하여 진행하였다. 후처리 시뮬레이션 또한 프로토콜에서 요구하는 타이밍 요구사항을 만족시켰고 전체 동작에 이상이 없음을 확인하였다.

4.2 FPGA 테스트 보드와 검증

FPGA를 이용하여 설계한 기저대역 프로세서를 탑재하고 아날로그 테스트 보드를 설계 및 구현하여 실제 환경에서 동작을 검증하였다. FPGA는 Xilinx사의 Virtex4를 이용하였다. 합성은 synplify pro 소프트웨어를 이용해 진행하였고 Xilinx사의 ISE 소프트웨어를 이용하여 P&R(Place & Route)을 진행하였다. TI와 Alien등 여러 종류의 태그를 이용하여 기저대역 프로세서를 검증하였다. 그림 7은 FPGA를 이용한 테스트 보드이고 그림 8은 리더의 명령과 태그의 응답신호를 FPGA의 내부 신호를 로직 분석기(Logic Analyzer)를 이용하여 확인한 결과로 리더 명령과 응답신호간의 링크 타이밍을 만족함을 확인하였다.

그림 7FPGA 테스트 보드 Fig. 7 Test board using FPGA

그림 8로직 분석기를 통한 내부 신호 Fig. 8 Internal waveform using logic analyzer

4.3 칩

칩은 0.18um TSMC CMOS 공정으로 제작하였다. 그림 9은 제작된 칩의 내부 모습이다.

그림 9칩 내부 사진 Fig. 9 Chip microphotograph

칩의 크기는 약 3mm X 3mm이고 메모리와 데이터 변환기를 제외한 RFID 디지털 기저대역 프로세서와 마이크로프로세서를 합친 로직의 게이트수는 약 80K 개이다. 그림과 같이 가장 많은 면적을 차지하는 부분은 각종 메모리들이고 ADC와 DAC가 그 다음으로 큰 면적을 차지한다.

그림 10은 칩의 기능과 성능을 검증하기 위하여 제작한 테스트보드이다. RF 아날로그 보드와 칩 테스트 보드를 설계하고 구현하였다. 칩의 소모전력은 20MHz 클록에서 약 20mW가 측정되었다. 여러 종류의 태그와 다중 태그 상황 등 다양한 환경에서 기능을 점검하였고 UHF RFID 기저대역 프로세서가 정상적으로 동작하는 것을 확인하였다. 태그의 인식거리는 안테나와 RF 아날로그 회로의 성능에 따라 차이가 나지만 실험에 사용된 안테나와 RF 아날로그 보드에서 태그의 인식거리는 약 1m 정도가 측정되었다.

그림 10칩 테스트 보드 Fig. 10 Chip prototype board

 

5. 결 론

모바일 환경에 적합한 모바일 RFID 디지털 기저대역 프로세서를 설계하고 구현하였다. 모바일 환경에서의 RFID는 휴대형 단말기의 하나의 기능으로 동작한다. 따라서 폼팩터를 고려하여 크기가 작아야 하며 저전력으로 설계되어야한다. 또한 사용하지 않을 때 소모전력을 줄일 수 있는 기능을 갖추어야하고 단말기 개발비용을 절감할 수 있어야 한다.

리더가 경쟁력을 가지고 더 나은 성능을 가지기위해 아날로그 영역과 디지털 영역을 분리하여 리더를 설계하고 제작하였다. 본 논문에서는 기저대역 프로세서를 주로 소개하였다. 모바일 환경에서의 추가적인 요구사항을 반영하여 디지털 기저대역 프로세서를 설계하였다. 유휴 전력을 줄이기 위해 기저대역 프로세서 내부의 각각의 모듈에 필요시에만 클록을 공급하여 전력을 제어할 수 있도록 하였다. 그리고 단말기 설계자들의 요구사항을 받아들여 단말기의 제어 없이 단독으로 전력 중단 모드가 가능하게 하였다. 저사양의 저전력 마이크로프로세서를 탑재하여 휴대폰 단말기의 주프로세서의 부하를 줄이고 손쉽게 RFID 기능을 제어할 수 있도록 하였다. 그리고 RFID 성능을 높이기 위하여 프로토콜에서 지정하고 있는 링크 주파수의 범위보다 조금 더 높은 타이밍 오차를 허용하고 디지털 글리치 제거 회로를 추가하였다. 또한, 모바일 RFID 의 기술기준을 만족시키고 모바일 AP의 개입을 최소화할 수 있도록 자동으로 동작이 가능한 명령은 하드웨어로 구현하여 성능을 높이고 소모전력을 줄였다. RFID 기저대역 프로세서 로직의 기능 검증은 실제 태그의 응답신호를 이용한 시뮬레이션과 FPGA 테스트보드를 이용하였다. 기저대역 프로세서 로직은 0.18um CMOS 공정에서 약 80k 게이트수가 사용되었고 제작된 칩은 20MHz 클록에서 약 20mW의 전력을 소모한다.

Acknowledgement

Supported by : 한국학술진흥재단

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