• Electronics and Telecommunications Trends
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• v.12 no.2
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• pp.119-126
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• 1997

대규모 시스템의 개발에 있어서 하드웨어 설계 데이터가 방대해짐에 따라 데이터의 형상 관리가 필요하게 되었고, 보다 효율적인 설계 관리하에서 신뢰성 있는 하드웨어 설계용 라이브러리를 설계하기 위해서는 데이터 관리 도구가 요구된다. 고속병렬컴퓨터 시스템 개발을 위한 하드웨어 설계 환경에서는 설계 데이터의 효율적인 형상 관리를 위하여 TDM(Team Design Manager) 설계 관리 도구를 적용하였다. 본 고에서는 여러 워크스테이션(머신)들로 구성되어 클라이언트/서버 컴퓨팅을 지원하는 분산 하드웨어 환경에서의 설계 데이터 형상 관리환경 및 하드웨어 설계 데이터의 관리기법에 관하여 고찰하였다.

• Proceedings of the Korean Institute of Intelligent Systems Conference
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• pp.179-182
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• 2002

GA(Genetic Algorithm)는 자연계 진화를 모방한 계산 알고리즘으로서 단순하고 응용이 쉽기 때문에 여러 분야에 전역적 최적해 탐색에 많이 사용되고 있다. 최근에는 하드웨어를 구성하는 방법의 하나로서 사용되어 진화하드웨어라는 분야를 탄생시켰다. 이와 함께 GA의 연산자체를 하드웨어로 구현하는 GA processor(GAP)의 필요성도 증가하고 있다. 특히 진화하드웨어를 소프트웨어상에서 진화 시키는 것이 아닌 GAP에 의해 진화 시키는 것은 독립된 구조의 진정한 EHW 설계에 필수적이 될 것이다. 본 논문에서는 GAP 설계 방법을 제안하고 이를 이용하여 진화하드웨어로 State machine을 구현하고자 한다. State machine의 경우 구조상 피드백이 필요하기 때문에 가산기나 멀티플렉서보다는 훨씬 복잡하고 설계가 까다로운 구조이다. 제안된 방법을 통하여 명시적 설계가 어려운 하드웨어 설계에 GAP를 이용한 하드웨어의 진화에 적용함으로써 그 유용성을 보인다.

• Proceedings of the Korean Information Science Society Conference
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• pp.469-474
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• 2006

전통적인 임베디드 시스템 개발은 하드웨어와 소프트웨어가 독립적으로 개발된다. 그러나 시스템 개발 후 오류 발생 시, 하드웨어와 소프트웨어 둘 중 어디에서 발생했는지 알아내기 어려웠다. 따라서 임베디드 시스템 개발을 위해 하드웨어/소프트웨어의 통합 설계 방법이 연구기관들에 의해 제시되어 왔다. 본 논문은 현실적으로 많이 사용되고 있는 일반 임베디드 시스템 개발 방법으로부터 접근하는 HW/SW 통합 개발 방법을 제안하였다. 즉, 이미 만들어진 하드웨어를 설계 단계로 끌어올려 정형 기법을 통해 하드웨어를 설계 및 정형 검증하여 견고한 하드웨어를 만들고, 이를 기반으로 소프트웨어를 정형 명세 및 검증하는 하드웨어/소프트웨어 통합 개발을 수행하였다. 따라서 개발 후 하드웨어 또는 소프트웨어에서 발생할 수 있는 오류를 최소화하고 오류가 발생하였다고 해도 개발 전에 설계상에서 오류를 수정할 수 있어 임베디드 시스템의 신뢰성을 보장하였다. 또한 설계 과정의 어떤 시점에서 개발 중인 가상의 하드웨어가 아닌 개발 완료된 하드웨어의 실제 코드를 테스트할 수 있으므로, 현실적인 임베디드 시스템 개발에 더 효과적인 하드웨어/소프트웨어 통합 개발 방법론을 제시하여 그 효율성을 높였다.

• Electronics and Telecommunications Trends
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• v.8 no.3
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• pp.77-94
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• 1993

종래의 게이트레벨 회로도 입력에 의한 설계기법으로는 대규모화하는 ASIC의 개발에 대응할 수 없다. 그 타개책으로서, 하드웨어 기술언어와 논리합성을 이용한 Top-Down 설계기법이 주목을 받고 있다. 본 고에서는, ASIC 설계 기술의 현황과 향후 동향에 대해서 알아본 후, 하드웨어 기술언어의 비교와 검토, 그리고 지금까지 전세계의 표준 하드웨어 기술언어로서 널리 보급되어 있는 VHDL의 개요에 대해서 소개한다.

• Electronics and Telecommunications Trends
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• v.9 no.3
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• pp.55-67
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• 1994

본고는 7년여에 걸쳐 수행된 주전산기 II, III 프로젝트를 통하여 습득한, CAD 시스템을 이용한 하드웨어 설계 기법 및 주전산기 설계 환경에 대해 기술한다. 특히 주전산기 III와 같은 큰 규모의 컴퓨터 시스템 설계 분야에 국내 최초로 적용된 고급 언어와 로직 합성 기법을 이용한 FPGA 및 ASIC 설계 기법에 대해 상세히 기술한다. 아울러 새로운 주전산기 IV에 적합하도록 개선된 하드웨어 설계 환경을 주전산기 II, III 수행시의 환경과 비교, 설명한다. 이로써 하드웨어 구현 부품 및 관련 기술의 변화를 적극 수용하는 CAD 시스템의 진화 과정을 보인다.

• Proceedings of the Korean Information Science Society Conference
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• pp.799-801
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• 2005

임베디드 시스템은 소프트웨어와 특수한 기능을 추가한 하드웨어의 긴밀한 결합으로 이루어진다. 이러한 임베디드 시스템 설계는 빠른 시간 안에 안전하면서 다양한 하드웨어와 소프트웨어를 동시에 설계하여 테스트하는 것이 중요하다. 이를 위해서 개발 초기에는 다양한 하드웨어를 설계탈 수 있는 FPGA가 사용된다. 이러한 FPGA를 소프트웨어와 연결시켜주는 하드웨어 콘트롤러와 디바이스 드라이버 설계는 임베디드 시스템 개발에 있어서 중요한 부분을 차지한다. 본 논문은 FPGA를 포함하는 임베디드 시스템의 구조를 모델링하여 하드웨어의 기능에 따라 각 하드웨어를 제어하는 콘트롤러를 자동으로 생성하는 방법을 제안하였다.

• Journal of KIISE:Software and Applications
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• v.31 no.10
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• pp.1364-1373
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• 2004

Recently Evolvable Hardware (EHW) is widely studied to design effective hardware circuits that can reconfigure themselves according to the environment. However, it is still difficult to apply for complicated circuits because the search space increases exponentially as the complexity of hardware increases. To remedy this problem, this paper proposes a method to evolve complex hardware with a modular approach. The comparative experiments of some digital circuits with the conventional evolutionary approach indicate that the proposed method yields from 50 times to 1,000 times faster evolution and more optimized hardware.

• Journal of KIISE:Computer Systems and Theory
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• v.32 no.5
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• pp.232-242
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• 2005

This paper concerns automatic hardware synthesis from data flow graph (DFG) specification for fast HW/SW cosynthesis. A node in BFG represents a coarse grain block such as FIR and DCT and a port in a block may consume multiple data samples per invocation, which distinguishes our approach from behavioral synthesis and complicates the problem. In the presented design methodology, a dataflow graph with specified algorithm can be mapped to various hardware structures according to the resource allocation and schedule information. This simplifies the management of the area/performance tradeoff in hardware design and widens the design space of hardware implementation of a dataflow graph compared with the previous approaches. Through experiments with some examples, the usefulness of the proposed technique is demonstrated.

• Journal of Advanced Navigation Technology
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• v.18 no.6
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• pp.600-608
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• 2014

In this paper, CABAC H/W module is developed using co-design method. After entire H.264/AVC encoder was developed with C using reference SW(JM), CABAC H/W IP is developed as a block in H.264/AVC encoder. Context modeller of CABAC is included on the hardware to update the changed value during binary encoding, which enables the efficient usage of memory and the efficient design of I/O stream. Hardware IP is co-operated with the reference software JM of H.264/AVC, and executed on Virtex-4 FX60 FPGA on ML410 board. Functional simulation is done using Modelsim. Compared with existing H/W module of CABAC with register-level design, the development time is reduced greatly and software engineer can design H/W module more easily. As a result, the used amount of slice in CABAC is less than 1/3 of that of CAVLC module. The proposed co-design method is useful to provide hardware accelerator in need of speed-up of high efficient video encoder in embedded system.

• The Journal of Korean Institute of Communications and Information Sciences
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• v.25 no.9A
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• pp.1368-1376
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• 2000

This paper describes the codesign method for IS-95 based CDMA(Code Division Multiple Access). By codesign we mean to design hardware and software simultaneously. Codesign lead to reduction in design time, cost and power consumption. When we partition a system into hardware and software, some modules with longer processing time and larger power consumption are implemented using hardware and the remaining part is implemented using software. In proposed design, we design the synchronous accumulator of CDMA searcher in hardware and the other part in software, The hardware part is designed using VHDL, while software part is designed using GC(Generic C). We simulated and verified the system using COSSAP in SYNOPSYSTM. Experimentation showed the maximum 48.5% speed reduction compared with the design using software only.