고성능 512-point FFT 프로세서의 설계

A Design of High Throughput 512-point FFT Processor

본 논문에서는 데이터 입출력을 고속으로 수행하며 작은 지연시간을 갖는 512-point FFT프로세서의 구조및 설계에 대하여 보인다. 설계된 512-point FFT프로세서는 OFDM방송에서 요구하는 심볼 레이트로 테이타를 처리할 수 있는 것을 목표로 하였다. 설계된 512-point FFT프로세서는 써플메모리를 이용하여 메모리의 요구사항을 최소화하며, 새로운 strength reduction method를 적용한 복소곱셈기를 이용하여 기존의 복소곱셈기에 비하여 하드웨어의 비용이 적은 특징을 갖는다.

This paper shows the design of a high throughput 512-point FFT processor. The performance target of the 512-point FFT processor is to achieve data symbol rate required for OFDM systems. The memory requirement of the 512-point FFT processor is minimized by adopting shuffle memory system. The hardware cost of the 512-point in processor is further reduced by using a complex multiplier with a new strength reduction method.