Proceedings of the Korean Institute of Information and Commucation Sciences Conference (한국정보통신학회:학술대회논문집)

The Korea Institute of Information and Commucation Engineering (한국정보통신학회)
권호 표지

A Design of AES-based CCMP Core for IEEE 802.11i Wireless LAN Security

IEEE 802.11i 무선 랜 보안을 위한 AES 기반 CCMP Core 설계

  • Hwang, Seok-Ki (School of electronic Eng., Kumoh National Institute of Technology) ;
  • Lee, Jin-Woo (School of electronic Eng., Kumoh National Institute of Technology) ;
  • Kim, Chay-Hyeun (School of electronic Eng., Kumoh National Institute of Technology) ;
  • Song, You-Soo (School of electronic Eng., Kumoh National Institute of Technology) ;
  • Shin, Kyung-Wook (School of electronic Eng., Kumoh National Institute of Technology)
  • 황석기 (금오공과대학교 전자공학부) ;
  • 이진우 (금오공과대학교 전자공학부) ;
  • 김채현 (금오공과대학교 전자공학부) ;
  • 송유수 (금오공과대학교 전자공학부) ;
  • 신경욱 (금오공과대학교 전자공학부)
  • Published : 2005.05.27
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Abstract

This paper describes a design of AES(Advanced Encryption Standard)-based CCMP core for IEEE 802.11i wireless LAN security. To maximize its performance, two AES cores are used, one is for counter mode for data confidentiality and the other is for CBC(Cipher Block Chaining)mode for authentication and data integrity. The S-box that requires the largest hardware in AES core is implemented using composite field arithmetic, and the gate count is reduced by about 25% compared with conventional LUT(Lookup Table)-based design. The CCMP core designed in Verilog-HDL has 15,450 gates, and the estimated throughput is about 128 Mbps at 50-MHz clock frequency). The functionality of the CCMP core is verified by Excalibur SoC implementation.

본 논문은 IEEE 802.11i 무선 랜 보안을 위한 AES(Advanced Encryption Standard) 기반 CCMP Core의 설계에 대해서 기술한다. 설계된 CCMP 코어는 데이터 기밀성을 위한 counter 모드와 사용자 인증 및 데이터 무결성 검증을 위한 CBC(Cipher Block Chaining) 모드가 두개의 AES 암호 코어로 병렬 처리되도록 함으로써 전체 성능의 최적화를 이루었다. AES 암호 코어의 하드웨어 복잡도에 가장 큰 영향을 미치는 S-box를 composite field 연산방식을 적용하여 설계함으로써 기존의 LUT(Lookup Table)로 구현하는 방식에 비해 게이트 수가 약 25% 감소되도록 하였다. 0.25-um CMOS cell 라이브러리로 합성한 결과 15,450개의 게이트로 구현되었으며, 50-MHz의 클럭으로 안전하게 동작하여 128 Mbps의 성능이 예상된다. 설계된 CCMP코어는 Altera Excalibur SoC 칩에 구현하여 동작을 검증하였다.

Keywords