Proceedings of the Korea Information Processing Society Conference (한국정보처리학회:학술대회논문집)

  • 2012.11a
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  • Pages.668-671
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  • 2012
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  • 2005-0011(pISSN)
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  • 2671-7298(eISSN)
Korea Information Processing Society (한국정보처리학회)
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An Efficient Hardware Design of Intra Predictor for High Performance HEVC Decoder

고성능 HEVC 복호기를 위한 화면내 예측기의 효율적인 하드웨어 설계

  • Jung, Hongkyun (Graduate School of Information and Communication, Hanbat University) ;
  • Kang, Sukmin (Graduate School of Information and Communication, Hanbat University) ;
  • Ryoo, Kwangki (Graduate School of Information and Communication, Hanbat University)
  • 정홍균 (한밭대학교 정보통신전문대학원) ;
  • 강석민 (한밭대학교 정보통신전문대학원) ;
  • 류광기 (한밭대학교 정보통신전문대학원)
  • Published : 2012.11.22
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Abstract

본 논문에서는 차세대 비디오 압축 표준인 HEVC(High Efficiency Video Coding) 복호기의 연산량과 하드웨어 면적을 감소시키기 위하여 화면내 예측 하드웨어 구조를 제안한다. 제안하는 하드웨어 구조는 공통 수식에 대한 연산을 공유하는 공유 연산기를 사용하여 연산량 및 연산기 개수를 감소시키고, $4{\times}4$ PU와 $64{\times}64$ PU의 필터링 수행 여부에 대한 연산을 수행하지 않고 나머지 PU에 대해서는 LUT를 이용하여 연산을 수행하기 때문에 연산량 및 연산 시간을 감소시킨다. 또한 하나의 공통 연산기만을 사용하여 예측 픽셀을 생성하기 때문에 하드웨어 면적이 감소한다. 제안하는 구조를 TSMC 0.18um 공정을 이용하여 합성한 결과 최대 동작 주파수는 100MHz이고, 게이트 수는 140,697이다. $4{\times}4$ PU를 기준으로 제안하는 구조의 처리 사이클 수는 11 사이클로 기존 구조 대비 54% 감소하였고, 16개 참조 픽셀의 필터링 처리를 기준으로 제안하는 구조의 덧셈 연산기 개수는 37개로 표준 draft 6에 비해 22.9% 감소하였다.

Keywords