An Advanced Paradigm of Electronic System Level Hardware Description Language; Bluespec SystemVerilog

진화한 설계 패러다임의 블루스펙 시스템 레벨 하드웨어 기술 언어

Until just a few years ago, digital circuit design techniques in register transfer level using Verilog or VHDL have been recognized as the up-to-date way compared with the traditional schematic design, and truly they have been used as the most popular skill for most chip designs. However, with the advent of era in which the complexity of semiconductor chip counts over billion transistors with advanced manufacturing technology, designing in register transfer level became too complex to meet the requirements of the needs, so the design paradigm has to change so that both design and synthesis can be done in higher level of abstraction. Bluespec SystemVerilog (BSV) is the only HDL which enables both circuit design and generating synthesizable code in the system level developed so far. In this contribution, I survey and analyze the features which supports the new paradigm in the BSV HDL, not very familiar to industry yet.

수 년 전까지만 해도 Verilog나 VHDL과 같은 하드웨어 기술언어 (HDL)를 사용한 레지스터 전송수준의 설계 기법은 기존의 회로도에 의존했던 방법에 비해 최첨단의 기술로 인식되었고 현재까지도 디지털 회로를 설계하는 방법으로 가장 널리 사용되고 있다. 하지만 공정 기술의 발전으로 반도체 칩의 트랜지스터 집적도가 십억 개 단위를 훌쩍 넘어서는 시대가 열림에 따라, 레지스터 전송 수준에서 회로를 설계하는 것은 너무도 복잡한 일이 되어버려, 더 이상 시대의 요구에 부응하지 못하여 설계 패러다임이 상위수준에서 설계와 합성이 이루어지는 쪽으로 변화하여야 한다. 블루스펙 HDL은 현재까지 개발된 HDL 중 유일하게 시스템 레벨에서 회로를 설계하는 것을 가능하게 함과 동시에 합성이 가능한 코드를 생성해주는 언어이다. 본 고에서는, 아직 많이 알려지지는 않았지만, 진화한 설계 패러다임을 지향하는 블루스펙 HDL에 대해 소개하고 분석하도록 한다.