An Algorithm for One-Dimensional MOS-LSI Gate Array

1차원 MOS-LSI 게이트 배열 알고리즘

This paper proposes a new layout algorithm in order to minimize chip area in one dimensional MOS - LSI composed of basic cells, such as NAND or NOR gates. The virtval gates are constructed, which represent I/O of signal lines at the left-most and at the right-most side of the MCS gate array. With this, a heuristic algorithm is realized that can minimize the number of straight connectors passing through each gate, and as the result, minimize the horizontal tracks necessary to route. The usefulness of the algorithm proposed is shown by the execution of the experimental program on practical logic circuits.

본 논문에서는 NAND 또는 NOR 게이트와 같은 기본 셀로 구성되는 1차원 MOS LSI의 칩 면적을 최소화하기 위한 레이아웃 알고리즘을 제안하고 있다. 배열하고자 하는 MOS 게이트들의 최좌측단과 최우측단에 입·출력 신호선을 표시하는 가상 게이트를 각각 설정하여 각 게이트 통과선 수를 최소화함으로써 수평 트랙 수를 최소로 하는 휴리스틱 알고리즘을 제안하고 실제의 논리회로를 택하여 프로그램 실험을 행함으로써 본 논문에서 제안한 알고리즘이 유용함을 보였다.