A Study on Delay Time and Capacitance Calculation for Interconnection Line in Multi-Dielectric Layer

다층 유전체에서의 Interconnection Line에 대한 커패시턴스와 지연시간 계산 방법에 관한 연구

This paper propose how to calculate the capacitance for VLSI interconnection lines in multi-dielectric layer. The proposed method is a expansive form of 3-dimensional direct intergral method developed in single-dielectric layer. We took into consideration the effect of multi-dielectric layer by using additional boundary condition instead of modified Green's function. It is used the potential equations in line surface and the electric field equations in dielectric interface as the boundary condition. RC delay time for interconnection line of multi-dielectric layer is obtained from the calculated capacitance value. At this time, we are used Al and WSiS12T as interconnection materials.

본 논문에서는 다층유전체 구조를 갖는 VLSI interconnection line 에 대한 커페시턴스를 계산하기 위한 방법을 제안한다. 이 방법은 단일 유전체 구조에서 개발한 3차원 직접 적분방법을 확장한 것이다. 다층유전체에 의한 영향은 Green's function을 수정하는 대신에 경계조건을 추가함으로써 고려하였다. 여기서 사용한 경계조건은 line 표면에서는 전위에 대한 식을 사용하였고, 유전체 경계면ㅇ서는 전계에 대한 식을 사용하였다. 이 방법으로부터 얻어진 커패시턴스를 이용하여 다층유전체 구조에서의 interconnection line에 대한 RC 지연시간의 값을 구했다. 이때 사용한 interconnection 물질은 Al과 WSi-이다.