Design of Pipeline Bus and the Performance Evaluation in Multiprocessor System

다중프로세서 시스템에서 파이프라인 전송 버스의 설계 및 성능 평가

This paper proposes the new bus protocol in the tightly coupled multiprocessor system. The bus protocol uses the pipelined data transfer and block transfer scheme to increase the bus bandwidth, The bus also has the independent transfer lines for the address and data respectively, and it can transfer the data up to maximum 264 Mbytes /sec. This paper also models the multiprocessor system where each processor boards have the private cache. Simulation evaluates the bus and system performance according to hit ratio of the reference data in cache memory, In the case of using this bus, the bus is evaluated not to be saturated when up to 10 processor boards are connected to the bus. As for up to 4 memory interleavng, the performance increases linearly.

본 논문은 단일 버스를 사용한 밀결합 다중프로세서 시스템에서 데이타 전송량을 극대화하기 위해 파이프라인 전송 기능을 가지는 버스 프로토콜를 제안한다. 이 버스는 어드레스와 데이타의 전송을 위해 독립적인 전송 통로와 블록 전송기능을 두고, 최애 264 Mbytes/sec 데이타의 전송 능력을 가진다. 이버스를 기반으로 각각의 프로세서 보드의 내부에 캐쉬를 포함한 다중프로세서 시스템을 모델링하고, 시뮬레이션를 통해 캐쉬의 메모리의 참조율 변화에 따른 버스의 성능 및 시스템의 성능을 평가한다. 본 버스를 이용할 경우 10개 까지의 프로세서 보드가 버스에 장착되어도 버스가 포화되지 않고, 4개 까지의 메모리의 인디리빙에 대하여 성능이 선형적으로 증가함을 알 수 있다.