Trap distributions in high voltage stressed silicon oxides

고전계 인가 산화막의 트랩 분포

  • Published : 1999.10.01

Abstract

It was investigated that traps were generated inside of the oxide and at the oxide interfaces by the stress bias voltage. The charge state of the traps can easily be changed by application of low voltage after the stress high voltage. It determined to the relative traps locations inside the oxides ranges from 113.4$\AA$to 814$\AA$ with capacitor areas of $10^{-3}{$\mid$textrm}{cm}^2$. The traps are charged near the cathode with negative charge and charged near the anode with positive charge. The oxide charge state of traps generated by the stress high voltage contain either a positive or a negative charge.

산화막 트랩은 스트레스 바이어스 전압에 의해 산화막 계면과 산화막 안에 생성됨을 조사하였다. 이러한 실험은 게이트 면적 1$10^{-3}\textrm{cm}^2$를 갖는 산화막 두께 범위가 113.4$\AA$에서 814$\AA$까지의 산화막 안에서 상대적 트랩 위치를 결정하였다. 트랩은 캐소우드 부근에 음전하, 애노우드 부근에 양전하로 충전되어 있다. 트랩의 전하상태는 스트레스 고전압 인가 후 낮은 전압인가에 의해 쉽게 변화되었다. 고전압 스트레스에 의해 발생된 트랩의 산화막 전하상태는 양 또는 음전하를 포함한다.

Keywords

References

  1. IEEE Trans. on Electron Devices v.40 no.5 D.J. Dumin;J.R. Maddux
  2. IEEE Trans. on Electron Devices v.41 no.9 D.J. Dumin;J.R. Maddux;R.S. Scott;R. Subramoniam
  3. J. Vac. Sci. Technol. B v.13 no.4 T.W. Hughes;N.A. Dumin;K.J. Dickerson;S. Mopuri;S.M. Gladstone;D.J. Dumin;J.R. Maddux;R. Subramoniam;R.S. Scott;S. Vanchinathan
  4. IEEE Trans. on Electron Devices v.43 no.9 Michel Depas;Tanya Nigam;Marc M. Heyns
  5. IEEE Trans. on Electron Devices v.43 no.1 R.S. Scott;D.J. Dumin
  6. IEEE Trans. on Electron Devices v.45 no.2 Y.H. Lin;C.L. Lee;T.F. Lei
  7. J. Electrochem. Soc. v.145 no.4 C.S. Kang;L. Chen;O. Oralkan;D.J. Dumin