Abstract
In this paper, a VLSI design of the convolutional codec chip of code rate r=l/3, and constraint length K=9 is presented, which is able to correct errors of the received data when transmitted data is corrupted in channels. The circuit design mainly aimed for simple implementation. In the decoder, Viterbi algorithm with 3-bit soft-decision is employed. For information sequence updating and storage, the register exchange method is employed, where the register length is 5$\times$K(45 stages). The codec chip is designed using VHDL language and Design Analyzer and VHDL Simulator of Synopsys are used for simulation and synthesis. The chip is composed of ENCODER block, ALIGN block, BMC block, ACS block, SEL_MIN block and REG_EXCH block. The operation of the codec chip is verified though the logic simulations, where several error conditions are assumed. As a result of the timing simulation after synthesis, the decoding speed of 325.5Kbps is achieved, and 6,894 gates is used.
채널의 영향으로 수신 데이터에서 발생한 에러를 정정할 수 있는 부호율 ${\gamma}$=1/3이고 구속장 K=9인 콘벌루션 코덱 칩을 간략한 회로에 주안점을 두고 VLSI 설계한다. 복호기에서는 3비트 연성판정을 이용한 비터비 알고리즘이 사용된다. 정보 데이터의 정정과 저장을 위해서는 45단의 레지스터 교환 방식을 채택하였다. 회로의 설계시 VHDL 언어를 이용하였고, 회로의 시뮬레이션과 합성을 위해 Synopsys사의 Design Analysis와 VHDL 시뮬레이터를 사용하였다. 이 칩은 ENCODER, ALIGN, BMC, ACS, SEL_MIN 및 REG_EXCH 블럭으로 구성된다. 회로의 동작은 여러 가지 에러 상황을 가정하여 논리 시뮬레이션을 통해 검증하였고, 합성 후 타이밍 시뮬레이션 결과 325.5Kbps의 정보 데이터까지 부호 및 복호가 가능하였으며, 외부 메모리부를 제외하면 총 6,894 게이트가 소요되었다.