FFT에 기반한 병렬 디지털 신호처리시스템의 성능분석

This paper concerns performance of a parallel digital signal processing system. The performance of the system is analyzed in terms of CPU cycles required for 1024-point FFT computation. The number of cycles is estimated in three different approaches; FFT algorithm-based, assembly level source code-based, and probability-based. The results of analysis indicate that on a bus-based system the best performance for FFT is achieved with a single board. Because in some applications like FFT, where frequent data exchanges among processors occur, the number of communication cycles increases as the number of boards. It is observed that inter-board communication degrades overall system performance for the FFT computation. Also shown is that linear increase in performance can be obtained if multiple buses are employed.

본 논문에서는 방대한 양의 데이터를 실시간으로 처리하기 위한 병렬 디지털 신호처리시스템을 제안하고 성능을 분석한다. 병렬 디지털 신호처리시스템의 성능분석은 FFT를 대상으로 하여 FFT의 알고리즘에 기반한 성능분석, FFT 소스코드에 기반한 성능분석, 그리고 확률적 분석에 의한 성능분석 등 세 가지의 서로 다른 분석방법을 사용하였다. 성능분석 결과, FFT를 대상으로 한 버스 기반의 시스템에서는 네 개의 프로세서로 구성된 단일 보드 시스템이 가장 우수한 성능을 보였다. 이것은 FFT처럼 프로세서간 또는 보드간에 데이터 교환이 많은 응용 프로그램에서는 통신부담이 증가하여 시스템의 전체 성능을 저하시키기 때문이다. 그러나 보드간 연결에 사용하는 버스의 수가 늘어남에 따라 시스템의 성능도 선형적으로 증가함을 알 수 있었다.