카운터 회로에 대한 지연결함 검출구조의 개발

Development of Delay Test Architecture for Counter

본 논문에서는 클록 입력을 갖는 대표적인 회로인 5비트 카운터를 대상회로로 선정하여 경계면 스캔 구조를 적용하고, 대상회로에 대한 지연시험을 위한 새로운 시험 구조와 지연시험 절차를 개발하였다. 지연시험 대상회로가 클록 입력을 갖는 경우, 기존의 경계면 스캔 구조에서는 동일한 패턴의 중복 입력, 클록 입력과 데이터 입력과의 시간 간격과, 패턴 입력과 응답값 캡쳐까지의 시간 문제에 의해 적절치 않음을 보였다. 본 논문에서 제안하는 지연 시험 구조는 클록 계수 발생기를 사용하여 연속 발생시킬 클록의 개수를 입력받아 이를 대상회로의 클록 입력에 적용하여 대상회로에 대한 입력 패턴의 중복문제를 해결하였다. 또한 시스템 클록을 TCK로 사용하여 대상회로를 정상 속도에서 동작할 수 있도록 하였다. 연속적인 클록 발생에 TCK를 사용함으로써 대상회로를 정상 속도에서 검증할 수 있다. 제안된 시험 구조와 절차는 대상회로에 대한 타이밍 시뮬레이션을 통해 동작의 정확성을 확인하였다.

In this paper. we developed a delay test architecture and test procedure for clocked 5-bit asynchronous counter circuit based on boundary scan architecture. To develope, we analyze the problems of conventional method on delay test for clocked sequential circuit in boundary scan architecture. This paper discusses several problems of delay test on boundary scan architecture for clocked sequential circuit. Conventional test method has some problems of improper capture timing, of same pattern insertion, of increase of test time. We suggest a delay test architecture and test procedure, is based on a clock count-generation technique to generate continuous clocks for clocked input of CUT. The simulation results or 5-bit counter shows the accurate operation and effectiveness of the proposed delay test architecture and procedure.