Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

A Truncated Booth Multiplier Architecture for Low Power Design

저전력 설계를 위한 전달된 Booth 곱셈기 구조

  • 이광현 (서두로직 MyCAD 개발부) ;
  • 박종석 (西江大學校 컴퓨터工學部)
  • Published : 2000.09.01
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Abstract

In this paper, we propose a hardware reduced multiplier for DSP applications. In many DSP applications, all of multiplier products were not used, but only upper bits of product were used. Kidambi proposed truncated unsigned multiplier for this idea. in this paper, we adopt this scheme to Booth multiplier which can be used real DSP systems. Also, zero input guarantees zero output that was not provided in previous paper. In addition, we propose bit extension scheme to reduce truncation error more and more. And, we adopted this multiplier to FIR filters for more efficient design.

본 논문에서는 DSP등에서 응용될 수 있는 저전력 곱셈기를 제안하다. 많은 DSP 러풀리케이션에서 곱셈기의 모든 출력을 사용하는 것이 아니라, 그중 상위 비트만을 취해서 사용한다. Kidambi는 이런 개념에 기본하며 절단된 곱셈기를 제안하였다. 본 논문에서는 이 개념을 실제로 사용이 가능한 Booth 곱셈기에 적용한다. 이전 논문에서는 고려하지 않은 0 입력에 대한 0 출력을 보장하였다. 그리고, 비트수 확장법을 제안하여 더욱더 오차를 감소시켰다. 그리고, 이 필터를 FIR 필터 설계에 적용하여 더욱 효율적으로 회로를 구성할 수 있음을 확인하였다.

Keywords

References

  1. Neil H. E. Weste, Kamran Eshraghian, Principles of CMOS VLSI Design: A systems Perspective 2nd Ed., Addison-Wesley, 1993
  2. Sunder S. Kidambi, Fayez El-Guibaly, Andreas Antoniou, 'Area-Efficient Multipliers for Digital Signal Processing Applications,' IEEE Trans. on C&S-II, vol. 43, pp. 90-95, NO.2, FEB, 1996 https://doi.org/10.1109/82.486455
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