듀얼 위상 주파수 검출기를 이용한 CMOS RF Charge-Pump PLL 설계

Design of CMOS RF Charge-Pump PLL using Dual PFD

본 논문에서는 위상획득과정과 동기과정에서 trade-off 현상을 향상시킨 듀얼 위상 주파수 검출기를 제안하여 차지펌프 PLL을 설계하였다. 듀얼 위상 주파수 검출기는 상승에지에서 동작하는 POSITIVE 위상 주파수 검출기와 하강에지에서 동작하는 NEGATIVE 위상 주파수 검출기로 구성되어 있다. 제안한 차지펌프는 전류뺄셈회로를 이용하여 전류 부정합을 감소시켰으며, reference spurs와 전압제어발진기의 변동을 감소시킬 수 있도록 구현하였다. 제안한 차지펌프 PLL은 0.25$\mu\textrm{m}$ CMOS 공정을 사용하여 SPICE로 시뮬레이션 하였으며, 그 결과 1.6~1.85GHz의 넓은 동기범위를 나타내었다.