Optimal Clock Period Selection Algorithm for Low Power Register Transfer Level Design

저전력 레지스티 전송 단계 설계를 위한 최적 클럭 주기 선택 알고리듬

We proposed a optimal clock period selection algorithm for low power Register Transfer Level design. The proposed algorithm use the way of maintaining the throughput by reducing supply voltage after improve the system performance in order to minimize the power consumption. In this paper, it select the low power to use pipeline in the transformation of architecture. Also, the proposed algorithm is important the clock period selection in order to maximize the resource sharing. however, it execute the optimal clock period selection algorithm. The experiment result is to set the same result AR and HAL filter on the high level benchmark and to reduce in the case of two pipe stage 10.5% and three pipe stage as many as 33.4%.

본 논문은 저전력 레지스터 전송 단계 설계를 위한 최적 클럭 주기 선택 알고리듬을 제안한다. 제안한 알고리듬은 전력 소비를 최소화하기 위하여 시스템의 성능을 향상시킨 후에 공급 전압을 줄임으로써 처리율을 유지하는 방법을 사용한다. 본 논문은 구조의 변환 중에서 파이프라인을 이용한 저 전력을 선택한다. 또한 제안한 알고리듬은 자원 공유를 최대화하기 위해 클럭 주기 선택이 중요하다. 본 알고리듬은 최적 클럭 주기 선택 알고리듬을 수행한다. 실험결과에서는 상위 레벨 벤치마크 상에서 AR 필터와 HAL 필터는 동일한 결과를 얻을 수 있고, EL 필터인 경우 2파이프 단계에서는 10.5%, 3 파이프 단계에서는 무려33.4% 클럭 주기 감소를 얻을 수 있다.