Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

An Implementation of Efficient Functional Verification Environment for Microprocessor

마이크로프로세서를 위한 효율적인 기능 검증 환경 구현

  • Published : 2004.07.01
Download PDF
⟨ Previous Next ⟩

Abstract

This paper proposes an efficient functional verification environment of microprocessor. This verification environment consists of test vector generator part, simulator part, and comparator part. To enhance efficiency of verification, it use a bias random test vector generator. In a part of simulation, retargetable instruction level simulator is used for reference model. This verification environment is excellent to find error which is not detected by general test vector and will become a good guide to find new error type

본 논문은 마이크로프로세서의 설계과정 중, 중요도가 크게 부각되고 있는 기능 검증을 좀더 효율적으로 할 수 있는 검증환경을 제안한다. 본 검증 환경은 테스트 벡터 생성부분, 시뮬레이션 부분, 결과 비교 부분으로 구성되어 있다. 기존에 사용되던 검증 방법보다 좀더 효율적인 기능 검증이 가능하도록 하기 위해 바이어스 랜덤 테스트 벡터 생성기를 사용하였고, 참조모델로 재정의 가능 명령어 수준 시뮬레이터를 사용하였다. 본 검증 환경에서 수행된 결과를 비교함으로써 일반적인 테스트벡터에서 발견하기 어려운 오류 유형을 발견하고 새로운 오류 유형의 기준을 제시하는 효과를 지닌다.

Keywords

References

  1. 권오현, 양훈모, 이문기, '마이크로프로세서 기능 검증을 위한 바이어스 랜덤 벡터 생성기 설계,' 대한전자공학회 하계종합학술대회 Vol.25, No.1, pp.121-124, June 2002
  2. C. Pixley, N. Strader, W. Bruce, J. Park, M. Kaufmann, K. Shultz, M. Burns, J. Kumar, J. Yuan, and J. Nguyen, 'Commercial Design Verification : Methodology and Tools,' Proc. IEEE Int. Test Conf., pp.839-848, 1996 https://doi.org/10.1109/TEST.1996.557145
  3. P.J. Windley, 'Formal modeling and verification of microprocessors,' IEEE Transactions on Computers, Vol. 44, No. 1, pp.54-72, Jan. 1995 https://doi.org/10.1109/12.368009
  4. M. Kantrowitz and L.M. Noack, 'I'm Done Simulating : Now What? Verification Coverage Analysis and Correctness Checking of the DEC chip 21164 Alpha Microprocessor,' Proc. Design Automation Conf.,pp.325-330, 1996
  5. 기안도, '단일 칩 시스템 설계검증을 위한 가상프로토타이핑,' 대한전자공학회 전자공학회지, 제30권, 제9호, pp. 59-69, Sep. 2003
  6. Ta-Chung Chang, 'A Biased Random Instruction Generation Environment for Architectural Verification of Pipelined Processor,' in Journal of Electronic Testing : Theory and Applications 16, pp.13-27, 2000 https://doi.org/10.1023/A:1008311916502
  7. M.S. Abadir, J. Ferguson, and T.E. Kirkland, 'Logic Design Verification via Test Generation,' IEEE Trans. Computer-Aided Design, Vol.7, No.1, pp.138-148, Jan. 1988 https://doi.org/10.1109/43.3141
  8. H. Iwashita, T. Nakata, and F. Hirose, 'Integrated Design and Test Assistance for Pipeline Controllers,'IEICE Trans. Information and Systems, Vol.E76-D, No.7, pp.747-754, 1993
  9. D. Moundanos, J.A. Abraham, and Y.V. Hoskote, 'Abstraction Techniques for Validation Coverage Analysis and Test Generation,' IEEE Trans. Computers, Vol.47, No.1, pp.2-13, Jan. 1998 https://doi.org/10.1109/12.656068
  10. J. Freeman, R. Duerden, C. Taylor, and M. Miller, 'The 68060 Microprocessor Function Design and Verification Methodology,' Proc. On-Chip Systems Design Conf., pp.10.1-10.14, 1995