Journal of the Korea Institute of Information and Communication Engineering (한국정보통신학회논문지)

The Korea Institute of Information and Commucation Engineering (한국정보통신학회)
권호 표지

VLIS Design of OCB-AES Cryptographic Processor

OCB-AES 암호 프로세서의 VLSI 설계

  • Published : 2005.12.01
Download PDF
⟨ Previous Next ⟩

Abstract

In this paper, we describe VLSI design and performance evaluation of OCB-AES crytographic algorithm that simulataneously provides privacy and authenticity. The OCB-AES crytographic algorithm sovles the problems such as long operation time and large hardware of conventional crytographic system, because the conventional system must implement the privancy and authenticity sequentially with seqarated algorithms and hardware. The OCB-AES processor with area-efficient modular offset generator and tag generator is designed using IDEC Samsung 0.35um standard cell library and consists of about 55,700 gates. Its cipher rate is about 930Mbps and the number of clock cycles needed to generate the 128-bit tags for authenticity and integrity is (m+2)${\times}$(Nr+1), where m and Nr represent the number of block for message and number of rounds for AES encryption, respectively. The OCB-AES processor can be applicable to soft cryptographic IP of IEEE 802.11i wireless LAN and Mobile SoC.

본 논문에서는 암호 기능과 함께 데이터 인증 기능을 지원하는 OCB(offsetest codebook)-AES(advanced encryption) 암호 알고리즘을 VLSI로 설계하고 성능을 분석하였다. OCB-AES 암호 알고리즘은 기존 암호 시스템에서 암호 알고리즘과 인증에 구별된 알고리즘과 하드웨어를 사용함에 따른 많은 연산 시간과 하드웨어 문제를 해결하였다. 면적 효율적인 모듈화된 오프셋 생성기와 태그 생성 회로를 내장한 OCB-AES 프로세서는 IDEC 삼성 0.35um CMOS 공정으로 설계되었으며 약 55,700 게이트로 구성되며, 80MHz의 동작주파수로 930 Mbps의 암${\cdot}$복호율을 갖는다. 그리고 무결성과 인증에 사용되는 128 비트 태그를 생성하는데 소요되는 클록사이클 수는 (m+2)${\times}$(Nr+1)이다. 여기서 m은 메시지의 블록 수이며, Nr은 AES 암호 알고리즘의 라운드 수이다. 설계된 프로세서는 높은 암${\times}$복효율과 면적 효율성으로 IEEE 802.11i 무선 랜과 모바일용 SoC(System on chip)에 암호 처리를 위한 소프트 IP(Intellectual Property)로 적용 가능하다.

Keywords

References

  1. William Stalling, Cryptography and Network Security, Prentice Hall, 1999
  2. 박창섭, 암호이론과 보안, 대영사, 1999
  3. Joan Daemen and Vincent Rijmen, The Design of Rijndael; Springer, 2002
  4. National Bureau of Standards, DES Modes of Operation, Federal Information Processing Standard Publication FIPS 81, December 1980
  5. D. Whiting, etc, 'Counter with CBC-MAC(CCM)', Network Working Group RFC3610, September, 2003
  6. Phillip Rogaway, M. Bellare, and T.Krovetz., 'OCB:A Block-Cipher Mode of Operation for Efficient Authenticated Encryption', 8th ACM conference on computer and communications security(CCS-8), ACM Press, 2001
  7. V. G. Oklobdzija, 'An Algorithm and novel design of a leading zero detector circuit : comparison with logic synthesis', IEEE transaction on VLSI systems, vol.2, no.1, pp.124-128, 1993
  8. 최병윤, 박영수, 전성익, '모듈화된 라운드 키 생성회로를 갖는 AES 프로세서의 설계', 정보보호학회 논문지, vol.12, no.5, pp.15-25, 2002. 10
  9. Henry Kuo and Ingrid Verbauwhede, 'Architectural Optimization for a 1.82 Gbits/sec VLSI Implementation of the AES Rijndael Algorithm', CHESS 2001, pp,51-64 2001
  10. Young Kyu Kang, Dae Won Kim, Taek Won, and Jun Rim Choi, 'An Efficient Implementation of Hash Algorithm for IPSEC', Asia Pacific Conference on ASIC 2002, pp.93-96, August, 2002
  11. SCI-WORX, 'High Speed MD5 Hash Engine', http://www.sci-worx.com/
  12. Samsung Electronics, 'STD90/MDL90 0.35um 3.3V CMOS standard cell library for pure logic/ MDL Products', 2000