정보처리학회논문지A (The KIPS Transactions:PartA)

한국정보처리학회 (Korea Information Processing Society)
권호 표지
DOI QR코드

DOI QR Code

Clock-gating 방법을 사용한 저전력 시스톨릭 어레이 비터비 복호기 구현

Low-Power Systolic Array Viterbi Decoder Implementation With A Clock-gating Method

  • 류제혁 (성균관대학교 대학원 정보통신공학부) ;
  • 조준동 (성균관대학교 정보통신공학부)
  • 발행 : 2005.02.01
PDF 다운로드
⟨ 이전 논문 다음 논문 ⟩

초록

본 논문에서는 trace-back systolic array Viterbi algorithm의 저전력 생존 메모리 구현에 관한 새로운 알고리즘을 소개한다. 이 알고리즘의 핵심 아이디어는 trace back 연산의 수를 줄이기 위하여 이미 생성된 trace-back routes를 재사용하는 것이다. 그리고 trace-back unit의 불필요한 switching activity가 발생하는 영역을 gate-clock을 사용하여 전력소모를 줄이는 것이다. Synopsys Power Estimation 툴인 Design Power를 이용하여 전력소모를 측정하였고, 그 결과 [1]의 논문에서 소개된 trace-back unit 비하여 평균 $40{\%}$ 전력감소가 있었고, $23{\%}$의 면적증가를 보였다.

This paper presents a new algorithm on low power survivor path memory implementation of the trace-back systolic array Viterbi algorithm. A novel idea is to reuse the already-generated trace-back routes to reduce the number of trace-back operations. And the spurious switching activity of the trace-back unit is reduced by making use of a clock gating method. Using the SYNOPSYS power estimation tool, DesignPower, our experimental result shows the average $40{\%}$ power reduction and $23{\%}$ area increase against the trace-back unit introduced in [1].

키워드

참고문헌

  1. T. K. Truong, A. M. T. Shih, I. S. Reed, E. H.Satorius, 'A VLSI Design for a Trace-back Viterbi Decoder,' IEEE Trans. Communication, Vol.40, No.3, Mar., 1992 https://doi.org/10.1109/26.135732
  2. I. Kang, A.N. W. Jr, 'Low-Power Viterbi Decoder for CDMA Mobile Terminals,' IEEE J. Solid-State Circuits, Vol.33, No.3, Mar., 1998 https://doi.org/10.1109/4.661213
  3. B. W. Kim, J. H. Yang, C. M. Kyung, et aI., 'MDSP- II: 16-bit DSP with Mobil Communication Accelerator,' in Proc.IEEE Custom Integrated Circuits Conference, pp.2.1.1-2.1.4, 1998 https://doi.org/10.1109/CICC.1998.694896
  4. Akbari, M.K.; Jahanian, A.H.; Naderi, M.; Javadi, B. 'Area efficient, low power and robust design for add-compare-select units,' Digital System Design, 2004. DSD 2004. Euromicro Symposium on, 31 Aug. -3 Sept. 2004 https://doi.org/10.1109/DSD.2004.1333334
  5. Henning, R.; Chakrabarti, C. 'Low-power approach for decoding convolutional codes with adaptive Viterbi algorithm approximations,' ISLPED '02. Proceedings of the 2002 International Symposium on, pp.12-14 Aug., 2002 https://doi.org/10.1145/566408.566428
  6. Ghanipour, F.; Nabavi, A.R., 'Design of a low-power Viterbi decoder for wireless communications,' ICECS 2003. Proceedings of the 2003 10th IEEE International Conference on, Volume: 1, pp.14-17 Dec., 2003 https://doi.org/10.1109/ICECS.2003.1302037
  7. Kawokgy, M.; Salama, C.A.T., 'Low-power asynchronous Viterbi decoder for Wireless applications,' ISLPED '04. Proceedings of the 2004 International Symposium on, pp.9-11 Aug., 2004 https://doi.org/10.1145/1013235.1013306