Abstract
In this paper, we proposed a parallel fast 2-D discrete wavelet transform hardware architecture based on lifting scheme. The proposed architecture improved the 2-D processing speed, and reduced internal memory buffer size. The previous lifting scheme based parallel 2-D wavelet transform architectures were consisted with row direction and column direction modules, which were pair of prediction and update filter module. In 2-D wavelet transform, column direction processing used the row direction results, which were not generated in column direction order but in row direction order, so most hardware architecture need internal buffer memory. The proposed architecture focused on the reducing of the internal memory buffer size and the total calculation time. Reducing the total calculation time, we proposed a 4-way data flow scheduling and memory based parallel hardware architecture. The 4-way data flow scheduling can increase the row direction parallel performance, and reduced the initial latency of starting of the row direction calculation. In this hardware architecture, the internal buffer memory didn't used to store the results of the row direction calculation, while it contained intermediate values of column direction calculation. This method is very effective in column direction processing, because the input data of column direction were not generated in column direction order The proposed architecture was implemented with VHDL and Altera Stratix device. The implementation results showed overall calculation time reduced from $N^2/2+\alpha$ to $N^2/4+\beta$, and internal buffer memory size reduced by around $50\%$ of previous works.
본 논문에서는 리프팅 스킴의 2차원 고속 웨이블릿 변환에서 2차원 처리 속도를 향상시키고, 내부 메모리 사이즈를 감소시키는 병렬 처리 하드웨어 구조를 제안한다. 기존의 리프팅 스킴을 이용한 병력 처리 2차원 웨이블릿 변환 구조는 행 방향의 예측, 보상 연산 모듈과 열 방향의 예측 보상 연산 모듈로 구성되며, 2차원 웨이블릿에서 역 방향 변환을 위해서는 행 방향의 결과가 나와야 하고, 열 방향 연산을 위한 데이터가 연속적으로 발생하는 것이 아니라 행 방향의 샘플 데이터 수만큼의 시차를 갖고 발생함으로 내부 버퍼를 사용하고 있다. 이에 제안하는 구조에서는 행 방향 연간에 있어서 짝수 행과 홀수 행을 동시에 할 수 있도록 하드웨어 구조와 데이터 흐름을 구성하여 속도를 향상시키고, 열 방향 연산의 시작 지연 시간을 단축 시켰다. 그리고, 행 방향 처리 결과를 버퍼에 저장하지 않고 열 방향 연산의 입력으로 사용할 수 있도록 열 방향 처리 모듈을 개선하였다. 제안하는 구조는 입력 데이터를 4개의 분한 셋으로 분할하여 기존의 2개의 입력 데이터를 동시에 처리하는 방식에서 4개의 입력 데이터를 동시에 받아 처리 할 수 있도록 데이터의 흐름과 각 모듈의 연산 제어를 구성하였다. 그 결과 행 방향연산 속도를 향상시키고, 열 방향 연산 수행의 지연을 줄여 내부 버퍼 메모리를 절반으로 줄일 수 있었다. 제안하는 데이터흐름과 하드웨어 구조를 이용하여 VHDL을 이용하여 설계한 결과 기존의 $N^2/2+\alpha$의 전체 처리 시간을 $N^2/4+\beta$로 줄이는 결과를 얻었고, 내부 메모리 역시 기존의 방법에 비해 최대 $50\%$까지 줄이는 결과를 얻을 수 있었다.이 길었다. D, F 2개 시험구의 부화된 계통수는 각 48계통, 29계통으로 전체 조사계통의 15.6%, 9.4%를 차지하였다. D, F시험구의 평균부화비율은 각 54.5%, 71.6%였으며 평균사란비율은 각 33.0%, 25.0%였다 이상의 시험 결과를 보면 D, F 두 시험구 모두 최청사란비율이 일반계통보다 높게 나타나 월년잠종의 2년간 냉장보존을 위해서는 최청사란비율에 직접적으로 작용하는 최청 조건의 재검토가 우선적으로 필요함을 알 수 있었다.L)보다 높았다. 특히, 0.5 mM의 salicylic acid를 처리한 경우는 control에 비해 1.74배로 증가하였다. Methyl jasmonate 100 mM을 배양 6일째 첨가했을 때의 세포생장 변화를 보면, 첨가 후 2일이 지나면서부터 세포의 양이 크게 감소하기 시작하여 첨가 4일 후부터는 변화가 없었다. 따라서 methyl jasmonate를 처리 후 4일이 지나면 세포가 모두 죽는다는 것을 알 수 있었다. Methyl jasmonate 100 mM을 첨가한 후 4일째에 수확한 세포로부터 나온 oleanolic acid의 앙은 5.3 mg/L로 매우 적었다. 반면에 첨가 후 2일째에 수확한 세포로부터 나온 양은 94.1 mg/L로 control (43.4 mg/L)에 비해 2.17배로 증가되었다.재래시장과 백화점에서 시판되고 있는 계란 총 446개에 대해서도 동일한 절차와 방법으로 조사하였던바, 재래시장에서 구입했던 계란의 난각부분(Egg-shell)에서만 가금티푸스(fowl Typhoid)의 병원체인 S. gallinarum이 1주$(0.2\%)$만이 분리되었고, 기타 세균으로서는 대장균군이 역시 난각에서 가장 높은 빈도로 분리되었고,
