Journal of the Korea Institute of Information and Communication Engineering (한국정보통신학회논문지)

The Korea Institute of Information and Commucation Engineering (한국정보통신학회)
권호 표지

A Design of Low-power/Small-area Arithmetic Units for Mobile 3D Graphic Accelerator

휴대형 3D 그래픽 가속기를 위한 저전력/저면적 산술 연산기 회로 설계

  • Published : 2006.05.01
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Abstract

This paper describes a design of low-power/small-area arithmetic circuits which are vector processing unit powering nit, divider unit and square-root unit for mobile 3D graphic accelerator. To achieve area-efficient and low-power implementation that is an essential consideration for mobile environment, the fixed-point f[mat of 16.16 is adopted instead of conventional floating-point format. The vector processing unit is designed using redundant binary(RB) arithmetic. As a result, it can operate 30% faster and obtained gate count reduction of 10%, compared to the conventional methods which consist of four multipliers and three adders. The powering nit, divider unit and square-root nit are based on logarithm number system. The binary-to-logarithm converter is designed using combinational logic based on six-region approximation method. So, the powering mit, divider unit and square-root unit reduce gate count when compared with lookup table implementation.

본 논문은 휴대형 3D그래픽 가속기를 위한 벡터 처리기, 누승기, 제산기 및 제곱근기 회로 설계에 관하여 기술한다. 설계된 연산기는 부동소수점 대신 OpenGL/ES에서 권장하는 16.16 고정 소수점 방식을 사용하여 모바일 환경에서 저전력/저면적으로 동작하도록 하였다. 벡터 처리기는 RB 수체계 기반으로 설계되었으며 일반적인 4개의 승산기와 3개의 가산기로 구현한 방식에 비해 30%의 동작성능이 향상됐고, 10%의 면적 감소를 이루었다. 누승기, 제산기 및 제곱근기는 로그 수체계 기반으로 설계되었으며 이진수-로그 변환 시 룩업 테이블을 사용하지 않고 6-영역의 근사화 방법을 이용한 조합회로로 구현하였다. 누승기, 제산기 및 제곱근기는 일반적인 룩업 테이블로 구현한 방식과 비교하여 면적이 대폭 감소되었다.

Keywords

References

  1. 이범렬, 류성원, 이은주, 박재형, '모바일 3D API 기술 표준화 연구', 전자통신동향분석, vol. 20, no. 4, Aug. 2005
  2. E. Tomas, 'REAL- TIME RENDERING 제2판', 정보문화사, Nov. 2003
  3. 'Using Fixed-Point Instead of Floating Point for Better 3D Performance', http://www.devx.com/Intel/Article/16478
  4. Kyung- Woak Shin, Bang-sup Song, Kantilal Bacrania, 'A 200-Mhz Complex Number Multiplier Using Redundant Binary Arithmetic', IEEE Solid-state Circuits, vol. 33, no. 6, pp.904-909, June.1998 https://doi.org/10.1109/4.678655
  5. J. W. Lee, S. K. Hwang, K. W. Shin, '저전력 DSP 응용을 위한 오차보상을 갖는 가변 정밀도 승산기 코어 생성기', 한국통신학회논문지 , vol. 30, pp. 129-136, Dec. 2004
  6. J. N. Mitchell, 'Computer Multiplication and Division Using Binary Logarithms', IRE Trans. electronic Computer, vol. 11, pp. 512-517, Aug. 1962 https://doi.org/10.1109/TEC.1962.5219391
  7. H. Suzuki, H. Morinaka, H. Makino, Y. Nakase, K. Mashiko, T. Sumi, 'Leading-Zero Anticipatory Logic for High-Speed Floating Point Addition', IEEE J. Solid-state Circuits, pp. 1157-1164, 1996
  8. H. A. Khalid, E. S. Raymond, 'CMOS VLSI Implementation of a Low-Power Logarithmic Converter', IEEE Trans. on Computer vol. 52, no. 11, pp. 1421-1433, Nov. 2003 https://doi.org/10.1109/TC.2003.1244940