Journal of the Korea Institute of Information and Communication Engineering (한국정보통신학회논문지)

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Gate Voltage Dependent Tunneling Current for Nano Structure Double Gate MOSFET

게이트전압에 따른 나노구조 이중게이트 MOSFET의 터널링전류 변화

  • 정학기 (군산대학교 정자정보공학부)
  • Published : 2007.05.31
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Abstract

In this paper, the deviation of tunneling current for gate voltage has been investigated in double gate MOSFET developed to decrease the short channel effects. In device scaled to nano units, the tunneling current is very important current factor and rapidly increases,compared with thermionic emission current according to device size scaled down. We consider the change of tunneling current according to gate voltage in this study. The potential distribution is derived to observe the change of tunneling current according to gate voltage, and the deviation of off-current is derived from the relation of potential distribution and tunneling probability. The derived current is compared with the termionic emission current, and the relation of effective gate voltage to decrease tunneling current is obtained.

본 연구에서는 단채널효과를 감소시키기 위하여 개발되고 있는 이중게이트 MOSFET의 게이트인가 전압에 따른 터널링전류의 변화를 관찰하고자한다. 소자가 나노단위까지 스케일링되면서 터널링전류는 매우 중요한 전류요소가 되었으며 특히 차단전류를 구성하고 있는 열방사전류와 비교하면 소자의 크기가 미세해질수록 급격히 증가하는 특성을 보이고 있다. 이를 감소시키기 위한 연구가 활발히 진행되고 있으며 본 연구에서는 이에 부응하기 위하여 게이트 인가전압에 따른 터널링전류의 변화를 고찰할 것이다. 게이트전압에 대한 터널링전류 변화를 관찰하기 위하여 전위분포함수를 유도하였으며 전위분포함수와 터널링확률의 관계로부터 차단전류변화를 유도하였다. 이와같이 유도한 전류는 열방사전류와 비교되었으며 터널링전류 감소를 위한 유효게이트전압에 대한 관계를 유도하였다.

Keywords

References

  1. The National Technology Roadmap for Semiconductors, Semiconductor Industry Assoc., San Jose,CA, 1995
  2. DJ.Frank et. al, 'Monte Carlo simulation of a 30nm dual-gate MOSFET', IEEE Electron Device Lett., vol.13, pp. 658-659, 1992 https://doi.org/10.1109/55.192876
  3. 정학기, '나노구조 이중게이트 MOSFET에서 터널링 이 단채널효과에 미치는영향', 한국해양정보통신학회 논문집 , 제10권 3호, pp479-485, 2006
  4. D.Hisamoto et al, 'FinFET-A Self- Aligned Double Gate MOSFET Scalable to 2Onm', IEEE Trans. Elec. Devices, vol. 47, No.12,pp.2320-2325, 2000 https://doi.org/10.1109/16.887014
  5. X.Huang et al, 'Sub-5Onm P-Channel FinFET', IEEE Trans. Elec. Devices, vol. 48 No.5,pp.880-885, 2001
  6. 정학기 ,'20nm이하 FinFET의 크기변화에 따른서브 문턱스명분석', 한국해양정보통신학회 논문집, 제10권 10호, pp1815-1821, 2006
  7. Q.Chen, B.Aqrawal and J.D.Mein이,'A Comprehensive analytical subthres hold swing(S) model for double-gate MOSFET', lEEE Trans. Electron Devices, vol. 49,no.6, pp.1086-1090, 2002 https://doi.org/10.1109/TED.2002.1003757
  8. H.K.Jung and S.Dimitrijev,'Analysis of Subthreshold Carrier Transport for Ultimate Double Gate MOSFET,' IEEE Trans. Electron Devices, vol. 53, no.4, pp. 685-691, 2006 https://doi.org/10.1109/TED.2006.870282