Abstract
This paper presents a clock and data recovery(CDR) using a quarter-rate technique. The proposed CDR helps reduce the VCO frequency and is thus advantageous for high speed application. It can achieve a low jitter operation and extend the pull-in range without a reference clock. The CDR consists of a quarter-rate bang-bang type phase detector(PD) quarter-rate frequency detector(QRFD), two charge pumps circuits(CPs), low pass filter(LPF) and a ring voltage controlled oscillator(VCO). The Proposed CDR has been fabricated in a standard $0.18{\mu}m$ 1P6M CMOS technology. It occupies an active area $1{\times}1mm^2$ and consumes 98 mW from a single 1.8 V supply.
본 논문에서는 1/4-레이트 기법을 사용한 클록 데이터 복원회로를 제안하였다. 제안한 클록 데이터 복원회로를 사용함에 따라 VCO의 발진 주파수를 낮추므로 고속 동작에 유리하다. 제안된 클록 데이터 복원회로는 기존 클록 데이터 복원회로 보다 낮은 지터 특성과 넓은 풀인(pull-in) 범위를 갖는다. 제안된 클록 데이터 복원회로는 1/4-레이트 뱅-뱅 형태의 오버샘플링 위상 검출기, 1/4-레이트 주파수 검출기, 2개의 전하펌프 회로와 저역 통과 필터 그리고 링 VCO회로로 구성되어 있다. 제안된 클록 데이터 복원회로는 $0.18{\mu}m$ 1P6M CMOS 공정으로 설계되었고, 칩 면적과 전력 소모는 $1{\times}1mm^2$, 98 mW 이다.
