전자공학회논문지 IE

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

A Study on the Wide-band Fast-Locking Digital PLL Design

광대역 고속 디지털 PLL의 설계에 대한 연구

  • Ahn, Tae-Won (School of Electrical Engineering, Dongyang Technical College)
  • 안태원 (동양공업전문대학 전기전자통신공학부)
  • Published : 2009.03.25
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Abstract

This paper presents the digital PLL architecture and design for improving the frequency detection range and locking time for wide-band frequency synthesizer applications. In this research, a wide-range digital logic quadricorrelator is used for wide-band and fast frequency detector and sigma-delta modulator with 2-bit up-down counter is adopted for DCO control. The proposed digital PLL reduces the phase noise from quantization effect and is suitable for implementation of wide-band fast-locking as well as low power features, which is in high demand for mobile multimedia applications.

본 논문에서는 광대역 주파수 합성기의 구현을 위하여 주파수 검출 범위와 락킹 시간을 개선한 디지털 PLL의 구조 및 설계에 대하여 기술한다. 제안된 구조에서는 광대역의 고속 주파수 비교기를 위하여 광역 디지털 로직 직교상관기를 사용하였고, 2 비트 업-다운 카운터 및 시그마-델타 변조기를 적용하여 디지털 제어 발진기의 주파수가 제어되도록 하였다. 따라서 양자화에 의한 잡음으로부터 추가되는 위상 잡음을 감소시킬 수 있으며, 최근의 휴대용 멀티미디어 통신 단말기 등에서 요구되는 고속의 락킹 및 광대역 지원, 그리고 저전력 현에 적합하다.

Keywords

References

  1. Robert Bogdan Staszewski et al, 'All-Digital PLL and Transmitter for Mobile Phones,' IEEE, Solid-State Circuits, Vol. 40, no. 12, pp. 2469-2482, Dec. 2005 https://doi.org/10.1109/JSSC.2005.857417
  2. 안태원, 윤찬근, 문용, 'IEEE 802.11a/b/g 무선 랜을 위한 고속 AFC 기법의 CMOS LC VCO의 설계,' 대한전자공학회 논문지, 제43권 SD편 제9호, 552-557쪽, 2006년 9월
  3. Jingcheng Zhuang et al., 'A 3.3 GHz LC-Based Digitally Controlled Oscillator with 5kHz Frequency Resolution,' IEEE Asian Solid-State Circuits Conference, pp. 428-431, 2007 https://doi.org/10.1109/ASSCC.2007.4425722
  4. 안태원, 이원석., '분수형 주파수 합성기를 위한 3비트 4차 시그마-델타 변조기의 설계,' 대한전자공학회 논문지, 제41권 TE편 제1호, 7-14쪽, 2004년 3월