Journal of the Institute of Electronics Engineers of Korea SD (대한전자공학회논문지SD)

The Institute of Electronics and Information Engineers (대한전자공학회)
권호 표지

Parallel BCH Encoding/decoding Method and VLSI Design for Nonvolatile Memory

비휘발성 메모리를 위한 병렬 BCH 인코딩/디코딩 방법 및 VLSI 설계

  • Lee, Sang-Hyuk (School of Electrical and Electronics Engineeing, Chung-Ang University) ;
  • Baek, Kwang-Hyun (School of Electrical and Electronics Engineeing, Chung-Ang University)
  • 이상혁 (중앙대학교 전기전자공학부) ;
  • 백광현 (중앙대학교 전기전자공학부)
  • Received : 2009.11.18
  • Published : 2010.05.25
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Abstract

This paper has proposed parallel BCH, one of error correction coding methods which has been used to NAND flash memory for SSD(solid state disk). To alter error correction capability, the proposed design improved reliability on data block has higher error rate as used frequency increasingly. Decoding parallel process bit width is as two times as encoding parallel process bit width, that could reduce decoding processing time, accordingly resulting in one half reduction over conventional ECC.

본 논문에서는 SSD (solid state disk)에 쓰이는 NAND flash 메모리 에러 정정에 관한 오류정정 방법 중에서 Parallel BCH(Bose-Chaudhuri-Hocquenghem) 방법 및 VLSI 설계를 제안하였다. 제안된 설계는 에러 정정 능력(t=18, 8) 을 가변적으로 하여 사용빈도수의 증가로 높은 에러 율을 가진 데이터 공간에 신뢰성을 높였고, 디코더의 병렬처리 비트 수를 인코더의 처리 비트 수에 2배로 하여 디코더의 수행시간을 줄였고 이에 따르는 latency도 기존 회로에 비해 1/2로 감소함을 확인 하였다.

Keywords

References

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