적응적 파이프라인을 적용한 저전력 H.264 복호기 설계

Design of Low Power H.264 Decoder Using Adaptive Pipeline

  • 이찬호 (숭실대학교 정보통신전자공학부)
  • Lee, Chan-Ho (School of Electronic Engr., Soongsil University)
  • 투고 : 2010.04.20
  • 발행 : 2010.09.25

초록

H.264 영상 압축 표준은 높은 압축률과 화질로 널리 이용되고 있다. H.264 복호기는 일반적으로 마크로블록 또는 $4{\times}4$ 하위 블록 단위로 파이프라인을 적용하여 동작한다. 이러한 파이프라인 한 단의 주기는 보통 최악의 상황에서도 동작을 보장하도록 결정되어 높은 전송 대역폭과 고성능 연산기를 요구하고 연산기가 일을 하지 않고 쉬는 사이클이 많아지는 결과를 초래한다. 본 논문에서는 이러한 연산기의 쉬는 사이클을 줄이고 데이터 전송 대역폭과 연산기 성능 요구 조건을 완화시킬 수 있는 적응적 파이프라인 구조를 채택한 효율적인 영상 복호기 구조를 제안한다. 제안한 구조에서는 파라미터와 계수는 핸드셰이킹 방식으로 전용 신호선을 통해 전달되고 복호된 영상 데이터는 AMBA AHB 네트워크를 통해 메모리에 저장하거나 읽어 온다. 각 블록의 복호 처리 시간은 영상의 특성에 따라 가변적으로 변하고 각 연산기는 데이터가 준비되면 언제든지 동작을 할 수 있다. 제안한 구조에 따라 H.264 복호기를 설계하였고 FPGA를 이용하여 동작을 검증하였다.

H.264 video coding standard is widely used due to the high compression rate and quality. H.264 decoders usually have pipeline architecture by a macroblock or a $4{\times}4$ sub-block. The period of the pipeline is usually fixed to guarantee the operation in the worst case which results in many idle cycles and the requirement of high data bandwidth and high performance processing units. We propose adaptive pipeline architecture for H.264 decoders for efficient decoding and lower the requirement of the bandwidth for the memory bus. Parameters and coefficients are delivered using hand-shaking communication through dedicated interconnections and frame pixel data are transferred using AMBA AHB network. The processing time of each block is variable depending on the characteristics of images, and the processing units start to work whenever they are ready. An H.264 decoder is designed and implemented using the proposed architecture to verify the operation using an FPGA.

키워드

참고문헌

  1. Joint Video Team, Draft ITU-T Recommendation and Final Draft International Standard of Joint Video Specification. ITU-T Rec. H.264 and ISO/IEC 14496-10 AVC, May 2003.
  2. Chuan-Yung Tsai, Tung-Chien Chen, To-Wei Chen, Liang-Gee Chen, "Bandwidth Optimized Motion Compensation Hardware Design for H.264/AVC HDTV Decoder" Proceedings of 48th Midwest Symposium on Circuits and Systems, Vol. 2, pp. 1199-1202, Aug. 7-10, 2005.
  3. Mythri Alle et al, "High performance VLSI implementation for H.264 Inter/Intra prediction", Proceedings of IEEE International Conference on Comsumer Electonics, pp.1-2, Jan. 2007.
  4. Wen-Nung Lie, Han-Ching Yeh, Lin, T.C.-I., Chien-Fa Chen, "Hardware-efficient computing architecture for motion compensation interpolation in H.264 video coding", Proceedings of IEEE International Symposium on Circuits and Systems, Vol. 3, pp. 2136-2139, May 23-26, 2005.
  5. S. M. Park, M. Lee, S. Kim, K.-S. Shin, I. Kim, H. Cho, H. Jung, and D. Lee, "VLSI Implementation of H.264 Video Decoder for Mobile Multimedia Application," ETRI Journal, Vol. 28, No. 4, Aug. 2006.
  6. 유용훈, 이찬호, "하드웨어 구조의 H.264/AVC 가변길이 복호기 설계," 전자공학회 논문지, 제45권 SD편 제11호, pp.71-76, 2008.11
  7. 이찬호, "H.264 복호기를 위한 스케일러블 인트라 예측기 구조 설계," 전자공학회 논문지, 제45권 SD편 제11호, pp.77-81, 2008.11
  8. 이찬호, "H.264 복호기를 위한 효율적인 예측 연산기 설계," 전자공학회 논문지, 제46권 SD편 제7호, pp.47-52, 2009.7
  9. 김정현, 박황희, 이찬호, 노태문, 여순일, "저전력 H.264 Forward/Inverse Transform & Quantization 설계, " 제13회 반도체학술대회논문집, pp367-368., 2006.2.23
  10. 유용훈, 이찬호, "효율적인 메모리 관리 구조를 갖는 H.264용 고성능 디블록킹 필터 설계," 전자공학회 논문지, 제45권 SD편 제1호, pp.64-70, 2008.1
  11. T.-C. Chen, C.-Jr Lian, and L.-G. Chen, "Hardware Architecture Design of an H.264/AVC Video Codec," Proceedings of ASPDAC 2006, pp. 750-757, Jan. 24-27, 2006.
  12. T.-M. Liu, T.-A. Lin, S.-Z. Wang, W.-P. Lee, K.-C. Hou, J.-Y. Yang and C.-Y. Lee, "An $865-{\mu}W$ H.264/AVC Video Decoder for Mobile Applications," Proceedings of ASSCC 2005, pp. 301-304, Nov. 1-3, 2005.