Journal of the Korea Institute of Information and Communication Engineering (한국정보통신학회논문지)

The Korea Institute of Information and Commucation Engineering (한국정보통신학회)
권호 표지
DOI QR코드

DOI QR Code

Simulations of Fabrication and Characteristics according to Structure Formation in Proposed Shallow Trench Isolation

제안된 얕은 트랜치 격리에서 구조형태에 따른 제작 및 특성의 시뮬레이션

  • 이용재 (동의대학교 전자공학과)
  • Received : 2011.08.01
  • Accepted : 2011.08.19
  • Published : 2012.01.31
Download PDF
⟨ Previous Next ⟩

Abstract

In this paper, the edge effects of proposed structure in active region for high voltage in shallow trench isolation for very large integrated MOSFET were simulated. Shallow trench isolation (STI) is a key process component in CMOS technologies because it provides electrical isolation between transistors and transistors. As a simulation results, shallow trench structure were intended to be electric functions of passive, as device dimensions shrink, the electrical characteristics influence of proposed STI structures on the transistor applications become stronger the potential difference electric field and saturation threshold voltage.

본 논문에서는, 초고집적 MOSFET를 위한 향상된 얕은 트랜치 접합 격리에서 높은 임계전압을 위한 활성영역 부분의 제안된 구조의 가장자리 효과를 시뮬레이션 하였다. 얕은 접합 격리는 트랜지스터와 트랜지스터 사이에서 전기적 격리를 하기 때문에 쌍보형-모스 기술에서 중요한 공정 요소이다. 시뮬레이션 결과, 얕은 트랜치 접합 격리 구조가 수동적인 전기적 기능 일지라도, 소자의 크기가 감소됨에 따라서, 초대규모 집적회로 공정의 응용에서 제안된 얕은 트랜치 격리 구조에서 전기적 특성의 영향은 전위차, 전계와 포화 임계 전압에서 높게 나타났다.

Keywords

References

  1. A. Asenov et al "Simulation of Statistical Aspects of Charge Trapping and Related Degradation in Bulk MOSFETs in the Presence of Random Discrete Dopants" IEEE Trans. on ED, Vol. 57, No. 4, pp. 795-803, April 2010 https://doi.org/10.1109/TED.2010.2041859
  2. Jiying Xue et al. "A Framework for Layout-Dependent STI Stress Analysis and Stress-Aware Circuit Optimization" IEEE Trans. ED on Very Large Scale Integration (VLSI) Systems pp. 1-13, 2011
  3. Andrew B. Kahng., et al "Exploiting STI Stress for Performance" 2007 IEEE IEDM, pp. 83-90, Dec., 2007
  4. Chen-Yu Hsieh, et al "Distinguishing Between STI Stress and Delta Width in Gate Direct Tunneling Current of n-MOSFETs" IEEE ED Letters, Vol. 30, No. 5, pp. 529-531, May, 2009 https://doi.org/10.1109/LED.2009.2015471
  5. V. C. Su et al "Shallow-Trench-Isolation(STI)- Induced Mechanical-Stress-Related Kink- Effect Behaviors of 40-nm PD SOI NMOS Device" IEEE Trans. on Electron Devices, Vol. 55, No. 6, pp. 1588-1562, June 2008