Journal of the Institute of Electronics and Information Engineers (전자공학회논문지)

The Institute of Electronics and Information Engineers (대한전자공학회)
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An Offset and Deadzone-Free Constant-Resolution Phase-to-Digital Converter for All-Digital PLLs

올-디지털 위상 고정 루프용 오프셋 및 데드존이 없고 해상도가 일정한 위상-디지털 변환기

  • Choi, Kwang-Chun (Department of Electrical and Electronic Engineering, Yonsei University) ;
  • Kim, Min-Hyeong (Department of Electrical and Electronic Engineering, Yonsei University) ;
  • Choi, Woo-Young (Department of Electrical and Electronic Engineering, Yonsei University)
  • 최광천 (연세대학교 전기전자공학과) ;
  • 김민형 (연세대학교 전기전자공학과) ;
  • 최우형 (연세대학교 전기전자공학과)
  • Received : 2012.11.05
  • Published : 2013.02.25
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Abstract

An arbiter-based simple phase decision circuit (PDC) optimized for high-resolution phase-to-digital converter made up of an analog phase-frequency detector and a time-to-digital converter for all-digital phase-locked loops is proposed. It can distinguish very small phase difference between two pulses even though it consumes lower power and has smaller input-to-output delay than the previously reported PDC. Proposed PDC is realized using 130-nm CMOS process and demonstrated by transistor-level simulations. A 5-bit P2D having no offset nor deadzone using the PDC is also demonstrated. A harmonic-lock-free and small-phase-offset delay-locked loop for fixing the P2D resolution regardless of PVT variations is also proposed and demonstrated.

올-디지털 위상 고정 루프에 사용되는 고해상도 위상-디지털 변환기 설계에 있어서, 위상-주파수 검출기와 시간-디지털 변환기로 이루어진 위상-디지털 변환기에 활용될 수 있는 간단한 구조의 아비터 기반 위상 결정 회로를 제안한다. 제안한 위상 결정 회로는 기존에 개발된 위상 결정 회로보다 적은 전력소모와 보다 작은 입력-출력 지연 시간을 가지면서도 두 펄스 사이의 매우 작은 위상 차이도 구별할 수 있다. 제안한 위상 결정 회로는 130um CMOS 공정을 사용하여 구현되었고, 트랜지스터 레벨에서 시뮬레이션으로 검증되었다. 제안한 위상 결정 회로를 이용한 오프셋과 데드존이 없는 5비트의 위상-디지털 변환기도 검증되었다. 또한 배수주기 고정 문제가 없고 위상 오프셋이 매우 적은 지연 고정 루프를 제안하였다. 제안한 지연 고정 루프는 위상-디지털 변환기의 해상도를 PVT 변화에 무관하게 항상 원하는 대로 정확히 고정시키는 용도로 활용된다.

Keywords

References

  1. K. -C. Choi, S. -W. Lee, B. -C. Lee and W. -Y. Choi, "A Time-to-Digital Converter Based on a Multiphase Reference Clock and a Binary Counter With a Novel Sampling Error Corrector", IEEE Trans. Circuits and Systems II: Exp. Briefs, Vol. 59, No. 3, pp. 143-147, Mar. 2012. https://doi.org/10.1109/TCSII.2012.2184370
  2. V. Kratyuk, P. -K. Hanumolu, U. Moon and K. Mayaram, "A Design Procedure for All-Digital Phase-Locked Loops Based on a Charge-Pump Phase-Locked-Loop Analogy", IEEE Trans. Circuits and Systems II: Exp. Briefs, Vol. 54, No. 3, pp. 247-251, Mar. 2007. https://doi.org/10.1109/TCSII.2006.889443
  3. J. Lin, B. Haroun, T. Foo, J. -S. Wang, B. Helmick, S. Randall, T. Mayhugh, C. Barr and J. Kirkpatrick, "A PVT Tolerant 0.18MHz to 600MHz Self-Calibrated Digital PLL in 90nm CMOS Process", IEEE Int. Solid-State Circuit Conf., pp. 488-541, Feb. 2004.
  4. T. Olsson and P. Nilsson, "A Digitally Controlled PLL for SoC Applications", IEEE J. Solid-State Circuits, Vol. 39, No. 5, pp. 751-760, May. 2004. https://doi.org/10.1109/JSSC.2004.826333
  5. S. -Y. Lin and S. -I. Liu, "A 1.5 GHz All-Digital Spread-Spectrum Clock Generator", IEEE J. Solid-State Circuits, Vol. 44, No. 11, pp. 3111-3119, Nov. 2009. https://doi.org/10.1109/JSSC.2009.2031577
  6. P. Dudek, S. Szczepanski and J. V. Hatfield, "A High-Resolution CMOS Time-to-Digital Converter Utilizing a Vernier Delay Line", IEEE J. Solid-State Circuits, Vol. 35, No. 2, pp. 240-247, Feb. 2000. https://doi.org/10.1109/4.823449
  7. J. Yu, F. F. Dai and R. C. Jaeger, "A 12-Bit Vernier Ring Time-to-Digital Converter in $0.13{\mu}m$ CMOS Technology", IEEE J. Solid-State Circuits, Vol. 45, No. 4, pp. 830-842, Apr. 2010. https://doi.org/10.1109/JSSC.2010.2040306
  8. 이형민, 신우열, N. Xing, 김선권, 심대용, 홍기문, 김수환, "Open-Loop Mode에서 동작하는 DLL을 사용한 고해상도 Time-to-Digital 변환기", 제 17 회 한국반도체학술대회, TP2-29, 2010년 2월
  9. C. -S. Hwang, P. Chen and H. -W. Tsao, "A High-Precision Time-to-Digital Converter Using a Two-Level Conversion Scheme", IEEE Trans. Nuclear Science, Vol. 51, No. 4, pp. 1349-1352, Aug. 2004. https://doi.org/10.1109/TNS.2004.832902
  10. R. C. -H. Chang, H. -M. Chen and P. -J. Huang, "A Multiphase-Output Delay-Locked Loop With a Novel Start-Controlled Phase/ Frequency Detector", IEEE Trans. Circuits and Systems I: Reg. Papers, Vol. 55, No. 9, pp. 2483-2490, Oct. 2008. https://doi.org/10.1109/TCSI.2008.920088
  11. B. -G. Kim and L. -S. Kim, "A 250-MHz-2-GHz Wide-Range Delay-Locked Loop", IEEE J. Solid-State Circuits, Vol. 40, No. 6, pp. 1310-1321, Jun. 2005. https://doi.org/10.1109/JSSC.2005.848035
  12. J. S. Lee, W. K. Jin, D. M. Choi, G. S. Lee and S. Kim, "A WIDE RANGE PLL FOR 64X SPEED CD-ROMS & 10X SPEED DVD-ROMS", IEEE Trans. Consumer Electronics, Vol. 46, No. 3, pp. 487-493, Aug. 2000. https://doi.org/10.1109/30.883399
  13. M. Mansuri, D. Liu and C. -K. K. Yang, "Fast Frequency Acquisition Phase-Frequency Detectors for GSa/s Phase-Locked Loops", IEEE European Solid-State Circuits Conf., pp. 333-336, Sep. 2001.

Cited by

  1. A Study on the Noise Improvement of All Digital Phase-Locked Loop Using Time-to-Digital Converter vol.52, pp.2, 2015, https://doi.org/10.5573/ieie.2015.52.2.195