Journal of the Korea Institute of Information and Communication Engineering (한국정보통신학회논문지)

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Relation of Oxide Thickness and DIBL for Asymmetric Double Gate MOSFET

비대칭 이중게이트 MOSFET에서 산화막 두께와 DIBL의 관계

  • Jung, Hakkee (Department of Electronic Eng., Kunsan National University)
  • Received : 2015.12.16
  • Accepted : 2016.01.12
  • Published : 2016.04.30
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Abstract

To analyze the phenomenon of drain induced barrier lowering(DIBL) for top and bottom gate oxide thickness of asymmetric double gate MOSFET, the deviation of threshold voltage is investigated for drain voltage to have an effect on barrier height. The asymmetric double gate MOSFET has the characteristic to be able to fabricate differently top and bottom gate oxide thickness. DIBL is, therefore, analyzed for the change of top and bottom gate oxide thickness in this study, using the analytical potential distribution derived from Poisson equation. As a results, DIBL is greatly influenced by top and bottom gate oxide thickness. DIBL is linearly decreased in case top and bottom gate oxide thickness become smaller. The relation of channel length and DIBL is nonlinear. Top gate oxide thickness more influenced on DIBL than bottom gate oxide thickness in the case of high doping concentration in channel.

본 논문에서는 비대칭 이중게이트 MOSFET의 상하단 게이트 산화막 두께에 대한 드레인 유도 장벽 감소 현상을 분석하기 위하여 전위장벽에 영향을 미치는 드레인전압에 따른 문턱전압의 변화를 관찰할 것이다. 비대칭 이중게이트 MOSFET는 상단과 하단의 게이트 산화막 두께를 다르게 제작할 수 있는 특징이 있다. 상단과 하단의 게이트 산화막 두께 변화에 따른 드레인 유도 장벽 감소 현상에 대하여 포아송방정식을 이용하여 분석하였다. 결과적으로 드레인 유도 장벽 감소 현상은 상하단 게이트 산화막 두께에 따라 큰 변화를 나타냈다. 상단과 하단 게이트 산화막 두께가 작을수록 드레인 유도 장벽은 선형적으로 감소하였다. 채널길이에 대한 드레인 유도 장벽 감소 값은 비선형적인 관계가 있었다. 고농도 채널도핑의 경우 상단 산화막 두께가 하단 산화막 두께보다 드레인 유도 장벽 감소에 더 큰 영향을 미치고 있었다.

Keywords

References

  1. S.M.Lee, J.Y.Kim, C.G.Yu and J.T.Park, "A Comparative study on hot carrier effects in inversion-mode and junctionless MugFETs," Solid-State Electronics, vol.79, pp.253-257, Jan. 2013. https://doi.org/10.1016/j.sse.2012.07.001
  2. D.Juan Pablo, S.J.Kim, D.I.Moon, J.H.Ahn, J.Y.Kim, S.Kim and Y.K.Choi, " A Universal Core Model for Multiple-Gate Field Effect Transistors, Part II: Drain Current Model," IEEE Trans. on Electron Devices, vol.60, no.2, pp.848-855, Feb. 2013. https://doi.org/10.1109/TED.2012.2233863
  3. V.Anne, S.Bart, L.Daniele, V.William and G.Guido, "Modeling the Single-Gate, Double-Gate, and Gate-all-Around Tunnel Field Effect Transistor," J. Applied Physics, vol.107, no.2, pp.24518-24526, Jan. 2010. https://doi.org/10.1063/1.3277044
  4. E.N.Cho, Y.H.Shin and I.Yun, "Channel Doping-Dependent Analytical Model for Symmetric Double Gate Metal-Oxide-Semiconductor Field-Effect-Transistor. I. Extraction of Subthreshold Characteristics", J. Applied Physics, vol.113, no.21, pp.214506-1-7, June 2013. https://doi.org/10.1063/1.4808452
  5. Z.Ding, G.Hu, J.Gu, R.Liu, L.Wang and T.Tang,"An analytical model for channel potential and subthreshold swing of the symmetric and asymmetric double-gate MOSFETs," Microelectronics J., vol.42, pp.515-519, March 2011. https://doi.org/10.1016/j.mejo.2010.11.002
  6. G.Massobrio and P.Antognetti, Semiconductor Device Modeling with SPICE, 2nd, McGraw-Hill, New York, pp.205-206, 1993.
  7. Hakkee Jung, "Analysis for Potential Distribution of Asymmetric Double Gate MOSFET Using Series Function," J. of KIICE, vol.17, no.11, pp.2621-2626. Nov. 2013.
  8. H.K.Jung and O.S.Kwon,"Analysis of Channel Dimension Dependent Threshold Voltage for Asymmetric DGMOSFET," 2014 International Conference on Future Information & Communication Engineering, vol.6, no.1, pp.299-302, 2014.

Cited by

  1. 10 nm 이하 DGMOSFET의 항복전압과 채널도핑농도의 관계 vol.21, pp.6, 2016, https://doi.org/10.6109/jkiice.2017.21.6.1069