• 대한수학회논문집
• /
• 제27권1호
• /
• pp.69-76
• /
• 2012

Let R be a ring, and ${\alpha}$ be an endomorphism of R. An additive mapping H : R ${\rightarrow}$ R is called a left ${\alpha}$-multiplier (centralizer) if H(xy) = H(x)${\alpha}$(y) holds for all x,y $\in$ R. In this paper, we shall investigate the commutativity of prime and semiprime rings admitting left ${\alpha}$-multiplier satisfying any one of the properties: (i) H([x,y])-[x,y] = 0, (ii) H([x,y])+[x,y] = 0, (iii) $H(x{\circ}y)-x{\circ}y=0$, (iv) $H(x{\circ}y)+x{\circ}y=0$, (v) H(xy) = xy, (vi) H(xy) = yx, (vii) $H(x^2)=x^2$, (viii) $H(x^2)=-x^2$ for all x, y in some appropriate subset of R.

• 한국항행학회논문지
• /
• 제10권4호
• /
• pp.348-355
• /
• 2006

본 논문에서는 KOMPSAT 3호의 S-대역 트랜스폰더용 주파수 체배기를 설계 및 제작하였다. 수신부 첫째 단의 국부 발진 신호(2008.8MHz)를 생성하는 108배 주파수 체배기의 구성은 X9 주파수 체배기, 1st X2 주파수 체배기, 2nd X2 주파수 체배기, 최종단의 X3 주파수 체배기로 구성된다. 측정 결과, 최종단의 X3 주파수 체배기의 출력주파수인 2008.8MHz에서의 8.17dBm의 출력전력과 -56.67dBc의 고조파 억압 특성을 보였다. 또한 -3dB 이상의 변환이득을 갖는 대역폭은 14MHz로 나타났다.

• 충청수학회지
• /
• 제31권2호
• /
• pp.247-254
• /
• 2018

In this paper, we introduce the notion of symmetric bi-multiplier of subtraction algebra and investigate some related properties. Also, we prove that if D is a symmetric bi-multiplier of X, then D is an isotone symmetric bi-multiplier of X.

• 대한전자공학회논문지SD
• /
• 제45권12호
• /
• pp.29-40
• /
• 2008

유한체 GF($2^n$) 연산을 바탕으로 구성되는 암호시스템에서 유한체 곱셈의 효율적인 하드웨어 설계는 매우 중요한 연구분야이다. 본 논문에서는 공간 복잡도가 낮은 병렬 처리 유한체 곱셈기를 구성하기 위하여 삼항 기약다항식(Trinomial) $f(x)=x^n+x^k+1$의 모듈러 감산 연산 특징을 이용하였다. 또한 연산 수행 속도를 빠르게 개선하기 위해 하드웨어 구조를 기존의 Mastrovito 곱셈 방법과 유사하게 구성한다. 제안하는 곱셈기는 $n^2-k^2$ 개의 AND 게이트와 $n^2-k^2+2k-2$개의 XOR 게이트로 구성되므로 이는 기존의 $n^2$ AND게이트, $n^2-1$ XOR 게이트의 합 $2n^2-1$에서 $2k^2-2k+1$ 만큼의 공간 복잡도가 감소된 결과이다. 시간 복잡도는 기존의 $T_A+(1+{\lceil}{\log}_2(2n-k-1){\rceil})T_X$와 같거나 $1T_X$ 큰 값을 갖는다. 최고차 항이 100에서 1000 사이의 모든 기약다항식에 대해 시간복잡도는 같거나 $1T_X(10%{\sim}12.5%$)정도 증가하는데 비해 공간 복잡도는 최대 25% 까지 감소한다.

• 정보보호학회논문지
• /
• 제18권2호
• /
• pp.3-10
• /
• 2008

유한체 $GF(2^m)$의 원소를 표현하기 위한 기저선택은 곱셈기의 효율성에 영향을 미친다. 이중에서 여분표현을 이용한 곱셈기는 모듈러 감산을 빠르게 구성할 수 있는 특징을 이용하여 시간-공간의 trade-off를 효율적으로 제공한다. 따라서 여분표현을 이용한 기존의 곱셈기는 다른 기저로 표현한 곱셈기보다 시간 복잡도 상의 효율성을 제공하나 공간 복잡도가 많이 늘어나는 단점을 가진다. 본 논문에서는 다항식 지수승 연산이 많이 사용된다는 것을 감안해 Left-to-Right 형태의 지수승 환경에 적합한 시간-공간 복잡도 상의 효율성을 가지는 새로운 비트-병렬 곱셈기를 제안한다. 제안하는 곱셈기는 $T_A+({\lceil}{\log}_2m{\rceil})T_x$ 시간 복잡도와 (2m-1)(m+s) 공간 복잡도를 요구하며 ESP(Equally Spaced Polynomial) 기약다항식 기반의 기존 여분표현 곱셈기와 비교해 공간 복잡도는 $2(ms+s^2)$ 감소하며, 시간복잡도는 $T_A+({\lceil}{\log}_2(m+s){\rceil})T_x$에서 $T_A+({\lceil}{\log}_2m{\rceil})T_x$로 감소된다. ($T_A$:2개의 입력에 1개의 출력인 AND 게이트 시간, $T_x$:2개의 입력에 1개의 출력인 XOR 게이트 시간이며 m:ESP기약 다항식 차수, s: ESP기약 다항식의 각항의 차수 간격)

• 전자공학회논문지C
• /
• 제34C권10호
• /
• pp.27-35
• /
• 1997

In this paper, we propose a new scheme for the generation of partial products for VLSI fast parallel multiplier. It adopts a new encoding method which halves the number of partial products using 2x2 submultipliers and rearrangement of primitive partial products. The true 4-input CSA can be achieved with appropriate rearrangement of primitive partial products out of 2x2 submultipliers using the newly proposed theorem on binary number system. A 16bit x 16bit multiplier has been desinged using the proposed method and simulated to prove that the method has comparable speed and area compared to booth's encoding method. Much smaller and faster multiplier could be obtained with far optimization. The proposed scheme can be easily extended to multipliers with inputs of higher resolutions.

• 대한전자공학회논문지
• /
• 제27권5호
• /
• pp.747-755
• /
• 1990

In this paper, we presented a method of constructing a multiplier and an inverse element generator over finite field GF(3**m). We proposed the multiplication method using a descending order arithmetics of mod F(X) to perform the multiplication and mod F(X) arithmetics at the same time. The proposed multiplier is composed of following parts. 1) multiplication part, 2) data assortment generation part and 5) multiplication processing part. Also the inverse element generator is constructed with following parts. 1) multiplier, 2) group of output registers Rs, 3) multiplication and cube selection gate Gl, 4) Ri term sequential selection part. 5) cube processing part and 6) descending order mod F(X) generation part. Especially, the proposed multiplier and inverse element generator give regularity, expansibility and modularity of circuit design.

• 정보보호학회논문지
• /
• 제19권2호
• /
• pp.49-61
• /
• 2009

유한체 연산중에서 곱셈 연산은 중요한 연산중 하나이다. 또한, 최근에 Fan과 Dai는 이진체 곱셈기의 효율성을 개선하기 위하여 Shifted Polynomial Basis(SPB)와 이를 이용한 non-pipeline 비트-병렬 곱셈기를 제안하였다. 본 논문에서는 삼항 기약다항식 $x^{n}+x^{k}+1$에 의하여 정의된 $F_{2^n}$ 위에서의 새로운 SPB 곱셈기 type I과 type II를 제안한다. 제안하는 type I 곱셈기는 기존의 SPB 곱셈기에 비하여 시간 및 공간 복잡도면에서 모두 효율적이다. 그리고 type II 곱셈기는 제안하는 type I 곱셈기를 포함하여 기존의 모든 결과보다 작은 공간 복잡도를 가진다. 그러나 type II 곱셈기의 시간 복잡도는 n과 k에 따라 최대 1 XOR time-delay 증가한다.

• 한국정보통신학회:학술대회논문집
• /
• 한국해양정보통신학회 2005년도 춘계종합학술대회
• /
• pp.928-930
• /
• 2005

With an increasing importance of the information security issues, the efficienct calculation process in terms of finite field level is becoming more important in the Elliptic curve cryptosystems. Serial multiplication architectures are based on the Mastrovito's serial multiplier structure. In this paper, we manipulate the numerical expressions so that we could suggest a 3-times as fast as (3x) the Mastrovito's multiplier using the polynomial basis. The architecture was implemented with HDL, to be evaluated and verified with EDA tools. The implemented 3x GF (Galois Field) multiplier showed 3 times calculation speed as fast as the Mastrovito's, only with the additional partial-sum generation processing unit.

• 한국통신학회논문지
• /
• 제27권6C호
• /
• pp.625-631
• /
• 2002

본 논문에서는 유한 필드 GF(2")상에서 모듈러 곱셈 A(x)B(x) mod G(x)를 수행하는 MSB 우선 디지트 시리얼곱셈기를 설계하였다. 이를 위하여 GF(2")상에서 MSB 우선 곱셈 알고리즘으로부터 자료 의존 그래프를 구하고, 이를 이용하여 효율적인 디지트 시리얼 시스톨릭 곱셈기를 설계한다. 설계된 곱셈기에 대한 VHDL 코드를 구하고 시뮬레이션을 거친 후 FPGA 로 구현한다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L) 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과 시간 및 공간 복잡도가 감소되었으며, 간단한 구조로서 데이터 처리 지연시간을 줄일 수 있다. 또한 본 연구에서 제안한 구조는 단 방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.