• 전자공학회논문지
• /
• 제50권4호
• /
• pp.65-72
• /
• 2013

본 논문에서는 멤리스터 기반의 논리 게이트와 멤리스터-CMOS 기반의 프리미티브 IP 설계 방법을 제안하였다. 회로 설계를 위한 멤리스터 모델을 제시하고 멤리스터의 AND 및 OR 연결을 기본으로 멤리스터-CMOS 회로설계를 위한 프리미티브 IP설계 방법을 제안하였고, $0.18{\mu}m$ CMOS 공정과 멤리스터 SPICE 모델을 이용한 시뮬레이션을 통해 검증되었다. 회로는 멤리스터와 CMOS 결합을 하여 레이아웃 설계를 하고 네트리스트를 추출하였다. 디지털 프리미티브 IP들에 대해 기존의 CMOS와 면적비교를 수행하였으며, 멤리스터-CMOS 전가산기는 CMOS 전가산기에 비하여 47.6 %의 면적이 감소되었다.

• 전기전자학회논문지
• /
• 제23권1호
• /
• pp.326-329
• /
• 2019

차세대 전력반도체 소재인 질화갈륨(GaN)이 증착된 GaN-on-Si 기판의 기술성숙도가 높아지면서 Si CMOS 소자와의 단일기판 집적화에 대한 관심이 고조되고 있다. CMOS 특성이 상대적으로 저하되는 (111)Si 보다 (110)Si의 CMOS소자가 집적화 관점에서 유리할 것으로 판단되며, 따라서 향후 전개될 GaN-on-(110)Si 플랫폼을 활용한 GaN 전력반도체 스위치소자와 Si CMOS소자의 단일기판 집적화에 적용될 수 있도록 국내 Si CMOS 파운드리 공정을 (110)Si 기판에 진행하였다. 제작된 CMOS소자의 기본특성 및 인버터체인 회로특성, 그리고 게이트 산화막의 신뢰성 분석을 통해 향후 국내 파운드리공정을 활용한 (110)Si CMOS기술과 GaN의 집적화의 가능성을 검증하였다.

• 한국전기전자재료학회:학술대회논문집
• /
• 한국전기전자재료학회 1993년도 추계학술대회 논문집
• /
• pp.93-96
• /
• 1993

BiCMOS technology, which combines CMOS and bipolar technology, offers the possibility of achieving both very high density and high performance. In this paper, the characteristics of BiCMOS and CMOS circuits, especilly the delay time is studied. BiCMOS inverter, which has high drive ability because of bipolar transistor, drives high load capacitance and has low-power characteristics because the current flows only during switching transient just like the CMOS gate. BiCMOS inverter has the less dependence on load capacitance than CMOS inverter. SPICE that has been used for electronic circuit analysis is chosen to simulate these circuits and the characteristics is discussed.

• 대한전자공학회논문지
• /
• 제26권10호
• /
• pp.1606-1616
• /
• 1989

In this paper, the design of DYNAMIC CMOS ARRAY LOGIC which has both advantages of dynamic CMOS and array logic circuits is proposed. The major components of DYNAMIC CMOS ARRAY LOGIC are two-stage dunamic CMOS circuits and an internal clock generator. The function block of dynamic CMOS circuits is realized as a parallel interconnection of NMOS transistors. Therefore the operating speed of DYNAMIC CMOS ARRAY LOGIC is much faster than the one of the conventional dynamic CMOS PLAs and static CMOS PLA. Also, the charge redistribution problem by internl delay is solved. The internal clock generator generates four internal clocks that drive all the dynamic CMOS circuits. During evaluation, two clocks of them are delayed as compared with others. Therefore the race problem is completoly eliminated. The internal clock generator also prevents the reduction of circuit output voltage and noise margin due to leakage current and charge coupling without any penalty in circuit operating speed or chip area utilization.

• 전자통신동향분석
• /
• 제10권1호통권35호
• /
• pp.1-17
• /
• 1995

본 연구에서는 아날로그 CMOS IC 제조를 위한 CMOS 소자기술 및 수동소자 기술인, 다결정실리콘 저항과 다결정실리콘(I)/산화막/다결정실리콘(II) 구조를 가진 커패시터의 공정기술을 개발하였다. 아날로그 CMOS 공정기술은 디지털 CMOS 공정에서 다결정실리콘 저항과 커패시터 공정이 추가됨으로씨 발생할 수 있는 CMOS 소자특성의 변화를 최소화하는 데 중점을 두어 개발하였다. 최종적으로 개발된 $1.2\mum$ 아날로그 CMOS 공정을 이용하여 10 비트 ADC 및 DACIC를 제작한 후 정상적인 동작을 확인함으로써, $1.2\mum$ 아날로그 CMOS 공정에 의한 아날로그 IC 제작의 응용 가능성을 검증하였다. 개발된 $1.2\mum$ 아날로그 CMOS 공정은 향후 $0.8\mum$ 아날로그 CMOS IC 개발에 크게 기여할 것으로 기대된다.

• 전자공학회논문지B
• /
• 제30B권11호
• /
• pp.1-10
• /
• 1993

This paper proposes a High Performance Full-Swing BiCMOS (HiF-BiCMOS) circuit which improves on the conventional BiCMOS circuit. The HiF-BiCMOS circuit has all the merits of the conventional BiCMOS circuit and can realize full-swing logic operation. Especially, the speed of full-swing logic operation is much faster than that of conventional full-swing BiCMOS circuit. And the number of transistors added in the HiF-BiCMOS for full-swing logic operation is constant regardless of the number of logic gate inputs. The HiF-BiCMOS circui has high stability to variation of environment factors such as temperature. Also, it has a preamorphized Si layer was changed into the perfect crystal Si after the RTA. Remarkable scalability for power supply voltage according to the development of VLSI technology. The power dissipation of HiF-BiCMOS is very small and hardly increases about a large fanout. Though the Spice simulation, the validity of the proposed circuit design is proved.

• 전기전자학회논문지
• /
• 제19권2호
• /
• pp.193-200
• /
• 2015

본 논문에서는 CMOS 이미지 센서를 사용한 방사선 측정 알고리즘 및 장치의 구성을 제안한다. CMOS 이미지 센서를 사용한 방사선 측정 알고리즘은 CMOS 이미지 센서에 입사된 방사선 입자 판별 알고리즘과 CMOS 이미지 센서로 매초 수 십장의 이미지에 입사된 방사선 입자에 대한 픽셀 수의 누적 및 평균을 기준으로 하는 방사선 수치 측정 알고리즘을 사용한다. CMOS 이미지 센서에 입사된 방사선 입자 판별 알고리즘은 입사된 방사선 입자의 이미지를 R, G, B로 분할하고 각각의 이미지에 대해 명암 및 백그라운드와 입자를 구별할 수 있는 임계값 설정 조정을 통하여 측정한다. 방사선 수치 측정 알고리즘은 설정된 주기에 따른 CMOS 이미지 센서로 매초 수 십장의 이미지에 입사된 방사선 입자수를 누적 저장, 평균을 통하여 방사선 수치를 측정한다. 제안된 알고리즘의 검증을 위한 하드웨어 장치는 CMOS 이미지 센서 및 이미지 시그널 프로세서부, 제어부, 전원회로부, 디스플레이부 등으로 구성된다. 제안된 CMOS 이미지 센서를 사용한 방사선 측정에 관하여 실험한 결과는 다음과 같다. 첫 번째로 저가의 CMOS 이미지 센서를 사용하여 방사선 입자 판별 측정 실험을 통해 고가의 GM Tube의 측정 구간별 특성과 대체로 유사한 특성을 나타낼 수 있음을 확인할 수 있었다. 두 번째로 저가의 CMOS 이미지 센서로 방사선 수치 측정 실험을 통해 고가의 GM Tube가 나타내는 선형 특성과 대체로 유사한 특성을 나타냄을 확인할 수 있었다.

• 대한전기학회:학술대회논문집
• /
• 대한전기학회 1994년도 하계학술대회 논문집 C
• /
• pp.1460-1462
• /
• 1994

BiCMOS is the newly developed technology that integrates both CMOS and bipolar structures on the same integrated circuit. Improved performance can be obtained from combining the advantages of high density and low power in CMOS with the speed and current capibility advantages by bipolar. However, the major drawbacks to BiCMOS are high cost, long fabrication time and difficulty of merging CMOS with bipolar without degrading of device Performance because CMOS and bipolar share same process step. In this paper, N-Well CMOS oriented BiCMOS process and optimization of device performance are studied when N-Well links CMOS with bipolar process step by 2D process and 3D Device simulation. From the simulation, Constriction of linking process step has been understood and provided to give the method of choosing BiCMOS for various analog design request.

• 한국전자파학회논문지
• /
• 제21권2호
• /
• pp.202-207
• /
• 2010

본 논문에서는 개방 루프 형태를 지닌 다중 분할 링 공진기를 이용하여 0.13 um CMOS 공정에서 전압 제어 발진기의 설계 및 제작을 통해 위상 잡음 특성을 개선하였다. CMOS LC 공진기를 이용한 기존의 전압 제어 발진기와 비교했을 때, 본 논문에서 제안한 CMOS 전압 제어 발진기의 보다 큰 결합 계수를 통하여 Q-factor의 향상을 얻을 수 있었고, 이로 인해 전압 제어 발진기의 위상 잡음의 특성을 개선할 수 있었다. 개방 루프 다중 분할 링 공진기를 이용하여 제안된 전압 제어 발진기의 위상 잡음은 1 MHz 오프셋에서 -99.67 dBc/Hz의 특성을 나타내었다. 기존의 CMOS LC 전압 제어 발진기에 비해 약 7 dB의 위상 잡음 개선 특성을 얻을 수 있었고, 발진 주파수는 24 GHz이며, 0.13 um CMOS 공정을 통해 $0.7\;mm{\times}0.9\;mm$의 크기를 가지고 있다.

• 한국산업융합학회 논문집
• /
• 제4권2호
• /
• pp.199-205
• /
• 2001

With the growth of BiCMOS technology in ASIC design, the issue of analyzing fault characteristics and testing techniques for BiCMOS circuits become more important In this paper, we analyze the fault models and characteristics of high speed full-swing BiCMOS circuits and the DFT technique to enhance the testability of full-swing high speed BiCMOS circuits is discussed. The SPICE simulation is used to analyze faults characteristics and to confirm the validity of DFT technique.