• 대한전자공학회논문지TC
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• 제48권7호
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• pp.9-16
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• 2011

본 논문에서는 높은 처리율을 가지는 다양한 터보 복호 방식을 소개하고 각각의 장점을 기반으로 한 새로운 고속 터보 복호 기법을 제안한다. 제안된 기법은 기본적으로 슬라이딩 윈도우, 복류 복호, 셔플 복호 방식을 사용하며 모의실험 결과, 제안된 기법은 기존의 방법에 비해서 적은 클록 사이클로도 동일한 BER 성능을 얻을 수 있음을 확인하였다. 게다가 슬라이딩 윈도우 크기를 적절하게 조정하면 메모리 사용량도 줄일 수 있음을 확인하였다. 따라서 본 논문에서 제안한 터보 복호 기법을 사용함으로써 저 전력, 저 면적의 고속 터보 복호기의 설계가 가능하다.

• ETRI Journal
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• 제31권5호
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• pp.510-517
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• 2009

A high throughput parallel decoding method is developed for context-based adaptive variable length codes. In this paper, several new design ideas are devised and implemented for scalable parallel processing, a reduction in area, and a reduction in power requirements. First, simplified logical operations instead of memory lookups are used for parallel processing. Second, the codes are grouped based on their lengths for efficient logical operation. Third, up to M bits of the input stream can be analyzed simultaneously. For comparison, we designed a logical-operation-based parallel decoder for M=8 and a conventional parallel decoder. High-speed parallel decoding becomes possible with our method. In addition, for similar decoding rates (1.57 codes/cycle for M=8), our new approach uses 46% less chip area than the conventional method.

• 산업공학
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• 제4권1호
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• pp.63-69
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• 1991

In this paper, the Go-Back-N ARQ protocol with decoding in communication network is considered. The time delay and throughput are respectively analyzed as a function of window size and decoding time out. Packets arrive continuously at the decoder, and are stored in a buffer if the decoder is busy upon its arrival. The decoder devotes no more than a time-out period of predetermined length to the decoding of any single packet. If packet decoding is completed within that period, the packet leaves the system. Otherwise, it is retransimitted and its decoding starts anew. The time delay and throughput are obtained using recursive formula and difference equation. An appropriate time out and window size that satisfies the grade of service can be determined.

• JSTS:Journal of Semiconductor Technology and Science
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• 제14권4호
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• pp.407-418
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• 2014

As the high-throughput requirement in the next generation communication system increases, it becomes essential to implement high-throughput SISO (Soft-Input Soft-Output) decoder with minimal hardware resources. In this paper, we present the comparison results between cascaded radix-4 ACS (Add-Compare-Select) and LUT (Look-Up Table)-based radix-4 ACS in terms of delay, area, and power consumption. The hardware overhead incurred from the retiming technique used for high speed radix-4 ACS operation is also analyzed. According to the various analysis results, high-throughput radix-4 SISO decoding architecture based on simple path metric recovery circuit is proposed to minimize the hardware resources. The proposed architecture is implemented in 65 nm CMOS process and memory requirement and power consumption can be reduced up to 78% and 32%, respectively, while achieving high-throughput requirement.

• 전기전자학회논문지
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• 제24권2호
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• pp.550-558
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• 2020

Polar code의 복호 기법 중에 하나인 연속 제거 (successive cancellation; SC) 복호는 순차적으로 복호를 수행해야하는 특성으로 인해 지연시간이 길고, 복호를 위해 필요한 하드웨어 면적이 크다. 이를 극복하기 위하여 다수의 연구들이 진행되었으며, 본 논문에서는 연속 제거 복호를 기반으로 한 복호 기법을 가지치기 (pruning) 복호 기법들과 다중-경로 (multi-path) 복호기법들로 나누어 정리하였다. 가지치기 복호기법에는 SSC (simplified SC), fast-SSC, 신드롬 판단 기반 복호 등이 있으며, 다중-경로 복호 기법에는 2-비트 연속 제거 복호와 redundant-LLR 표현 기반의 복호가 있다. 본 논문에서는 SSC, fast-SSC, 신드롬 판단, 2-비트 연속 제거, 그리고 redundant-LLR 표현 기반의 복호 기법들을 지연시간과 하드웨어 면적 측면에서 비교했으며, 비교 결과 신드롬 판단 기반 복호기법이 지연시간이 가장 짧고, redundant-LLR 표현 기반의 복호가 하드웨어 면적이 가장 작은 복호 기법이다.

• 전자공학회논문지
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• 제50권2호
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• pp.104-113
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• 2013

60GHz 멀티-기가비트 WPAN 시스템을 위한 고속 QC-LDPC 복호기의 구조를 제안한다. 제안한 QC-LDPC 복호기 설계를 위하여 4 블록-병렬 계층 복호 기술과 fixed wire network 기술이 적용 되었다. 2단 파이프라이닝과 4 블록-병렬 계층 복호기술은 동작 주파수와 데이터 처리량을 개선시키는데에 큰 효과가 있다. 또한 본 제안한 복호기 구조에서 스위치 네트워크를 구현하여 위하여 fixed wire network로 간단하게 구현될 수 있으면 하드웨어 복잡도를 크게 감소시킬 수 있다. 제안한 672-비트, rate-1/2인 QC-LDPC 복호기 구조는 90-nm CMOS 표준 셀을 이용해 설계 및 합성하였다. 성능 분석 결과 제안한 QC-LDPC 복호기 구조는 794K 게이트를 가지며 클락 속도 290MHz 에서 작동한다. 12-iteration일 때 데이터 처리율은 3.9 Gbps 이며 60GHz WPAN 시스템에 적용되어 사용 될 수 있다.

• 한국정보통신학회논문지
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• 제11권2호
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• pp.385-391
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• 2007

본 논문에서는 V-BLAST (Vertical-Bell-lab Layered Space Time)의 두 디코딩 과정인 ordering과 slicing에 사전 확률 (a priori probability)로 사용하기 위해서 반복 디코딩 (iterative decoding)을 사용한 MAP (Maximum A Posteriori) 디코더의 외부 정보 (extrinsic information)를 이용한 최적의 터보 부호화된 (Turbo Coded) V-BLAST 기법을 적용한 적응 변조 시스템 (adaptive modulation system)을 제시 후 성능을 관찰한다. 또한 적응 변조 시스템에서 간단하게 V-BLAST 시스템과 터보 부호화 (Turbo Coding) 기법이 결합된 기존의 터보 부호화된 V-BLAST 기법을 적용한 경우에 비하여 어느 정도 전송률 (throughput)향상이 있는가를 살펴본다. 실험결과, 적응 변조 시스템에서 최적의 터보 부호화된 V-BLAST 기법을 적용한 경우가 기존의 터보 부호화된 V-BLAST 기법을 적용한 경우에 비하여 전송률 성능이 우수함을 보였다. 특히, 실험 결과는 2.5 Mbps의 전송률에서 1.5 dB의 SNR 이득을 보인다.

• 전자공학회논문지
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• 제50권11호
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• pp.50-57
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• 2013

본 논문은 하나 이상의 다양한 길이의 패킷을 동시에 복호할 수 있는 고 처리율 병렬 터보 복호기의 설계를 보인다. 터보 복호기의 병렬 구조는 반복 복호로 인한 긴 디코딩 시간을 절감시키며, 입/출력의 이중 버퍼 구조 설계는 패킷들의 연속적인 복호를 가능하게 함으로써 복호기의 처리율을 향상시킨다. 병렬 터보 복호기는 가장 긴 길이의 패킷을 복호할 수 있도록 설계되기 때문에, 이보다 짧은 길이의 패킷의 복호 시에는 사용하지 않는 PE(Processing Element)가 존재한다. 본 논문의 아이디어는 이 유휴 PE들을 연속적으로 이어지는 다음 패킷의 복호에 즉시 이용함으로써, 복호기 내의 PE 사용 효율을 높이고 처리율을 향상시키는 데 있다. 이를 위하여 여러 패킷의 복호를 동시에 가능하게 하는 제어가 필요하며, 본 논문에서는 이러한 제어 방법을 기술한다. 제안한 방법을 적용하여, 32개의 PE를 사용하면서 최대 6144비트 길이의 패킷을 복호 할 수 있는 병렬 터보 복호기를 구현하였으며, 기존 터보 복호기와 비교하여 약 16% 의 면적 증가가 있었으나, 짧은 패킷의 경우 기존 복호기에 비해 최대 28배의 높은 처리율 향상 효과를 보였다.

• 한국정보통신학회논문지
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• 제17권9호
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• pp.2029-2035
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• 2013

본 논문에서는 DVB-S2에 제시된 LDPC 복호기에 대하여 구현을 하기 위한 비균일 양자화 방식을 제시하였다. 고속 복호를 구현하기 위해서는 알고리즘과 구현 측면에서 여러 가지 문제점이 있다. 알고리즘 측면에서 LDPC 부호화 방식은 큰 블록 사이즈 및 많은 반복 횟수를 요구하므로 복호 속도를 높이기 위해서는 동일한 성능을 유지하면서 반복 횟수를 줄일 수 있는 알고리즘이 필요하다. 본 논문에서는 이를 위해 체크노드를 기반으로 하여 복호화 과정을 거치는 Horizontal Shuffle Scheduling 알고리즘을 적용하여 기존의 반복횟수를 줄일 수 있는 방안을 연구하였다. 구현측면에서 복호 속도를 높이기 위해서는 여러 가지 알고리즘이 제시되지만 본 논문에서는 복호기에 입력되는 양자화 비트수를 비균일 양자화 방식을 적용하여 줄임으로써 복호속도를 개선하는 방식을 제시한다. 구현 결과 복호 속도가 약 12% 개선됨을 알 수 있다.

• 한국정보전자통신기술학회논문지
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• 제5권3호
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• pp.164-168
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• 2012

본 논문에서는 DVB-S2 표준안에서 권고되고 있는 irregular LDPC 부호의 고속화 방안에 대한 연구를 하였다. LDPC 복호기에서는 많은 반복횟수와 많은 연산량이 복호 속도 저하의 원인이 되고 있으며, 성능 저하 없이 반복횟수와 연산량을 감소하기 위해서 HSS 기반의 LDPC 복호 구조를 제시하였다. 결과 반복횟수를 성능 저하 없이 절반으로 줄일 수 있으며, 이를 효율적인 설계방안을 제시하였다. 결과 600Mbps급의 throughput을 갖는 LDPC 복호기를 구현 가능케 하였다.