• Journal of Electrical Engineering and Technology
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• 제13권5호
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• pp.2033-2044
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• 2018

This study presents states-of-the art overview of the system level electrostatic discharge (ESD) analysis and testing. After brief description of ESD compliance standards and ESD coupling mechanisms, the study provides an in-depth review and comparison of the various techniques for the system level ESD coupling analysis using time and frequency domain techniques, full wave electromagnetic modeling and hybrid modeling. The methods used for improving system level ESD testing using troubleshooting and determining the root causes of soft failures, the optimization of ESD testing and the countermeasures to mitigate ESD problems are also discussed.

• 전기전자학회논문지
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• 제21권2호
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• pp.150-153
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• 2017

본 논문에서는 Floating기술을 이용한 GCNMOS 기반의 ESD(Electrostatic Discharge)보호회로를 제안한다. 제안된 보호회로의 특성 분석을 위해서 시놉시스사의 TCAD 시뮬레이션을 이용하였으며 기존의 GGNMOS, GCNMOS와 비교 분석하였다. 제안된 보호회로는 Gate coupling과 Body floating기술을 적용하였으며 기존 ESD보호회로인 GGNMOS, GCNMOS와 비교하여 더 낮은 4.86V의 트리거 전압 및 1.47ns의 짧은 턴-온 타임 특성을 갖는다.

• 전자공학회지
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• 제36권9호
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• pp.61-69
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• 2009

본 기고에서는 반도체 3D IC에서 저전력, 고속 신호 전송을 가능하게 하는 다양한 인터페이스 기술에 대하여 알아보았다. Micro-bump나 TSV와 같이 유선으로 신호를 전송하는 방법과, capacitance나 inductance coupling을 이용하여 무선으로 전송하는 기술을 살펴보았다. 최근 TSV 공정 기술이 많이 발전하여, 앞으로 TSV 인터페이스에 기반한 3D IC가 많이 나올 것으로 기대된다. 무선 인터페이스를 사용할 경우, 특히 inductance coupling을 이용한 경우, 낮은 vdd로도 신호전송이 가능하고, pulse width를 줄일 수 있으며, ESD 보호회로가 필요없어, 저전력으로 신호를 전송할 수 있다.

• 한국정보통신학회논문지
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• 제13권9호
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• pp.1858-1864
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• 2009

본 논문에서는 power management IC에 사용되는 비휘발성 메모리 IP인 1-kd OTP IP를 설계하였다. 기존의 OTP 셀 (cell)은 isolated NMOS 트랜지스터를 안티퓨즈 (antifuse)로 사용하였으나 BCD 공정에서는 셀 크기가 큰 단점이 있다. 그래서 본 논문에서는 isolated NMOS 트랜지스터 대신 PMOS 트랜지스터를 안티퓨즈로 사용하였으며, OTP 셀 트랜지스터의 크기를 최적화시켜 셀의 크기를 최소화시켰다. 그리고 ESD 테스터 시 PMOS 안티퓨즈 양단에 고전압 (high voltage)가 걸려 임의의 셀이 프로그램 되는 것을 방지하기 위하여 OTP 코어 회로에 ESD 보호 회로 (protection circuit)를 추가하였다. 또한 프로그램 되지 않은 셀을 읽을 때 게이트 커플링 노이즈를 제거하기 위해 high-impedance의 PMOS pull-up 트랜지스터를 ON 시키는 방식을 제안하였다. 동부하이텍 $0.18{\mu}m$ BCD 공정을 이용하여 설계된 1-kb PMOS-type 안티퓨즈 OTP IP의 레이아웃 크기는 $129.93{\times}452.26{\mu}m^2$이다.

• 한국정보통신학회논문지
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• 제7권6호
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• pp.1297-1303
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• 2003

반도체 방식의 capacitive type 지문인식센서의 신호처리를 위한 개선된 회로를 설계하였다. 최 상위 sensor plate가 지문의 굴곡을 감지한 capacitance의 변화를 전압의 신호로 전환하기위해서 charge-sharing 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 sensor plate에 존재하는 parasitic capacitance를 최소화하고 ridge와 valley 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그버퍼회로를 설계하였다. 센서전압과 기준전압 신호를 비교하기 위해서 비교기를 설계하였으며, 센서어레이의 수직, 수평간 isolation 대책을 통하여 ESD 및 노이즈방지를 위한 설계를 제안하였다. 제안된 신호처리회로는 128${\times}$l44 pixel 규모의 회로로 구현되었다. 본 설계회로는 향후 생체인식을 이용한 정보보호용 지문인식 시스템에 응용될 수 있으리라본다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2004년도 ICEIC The International Conference on Electronics Informations and Communications
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• pp.82-85
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• 2004

This paper proposes an advanced circuit for the capacitive type fingerprint sensor signal processing and an effective isolation structure for minimizing an electrostatic discharge(ESD) influence and for removing a signal coupling noise of each sensor pixel. The proposed detection circuit increases the voltage difference between a ridge and valley about $80\%$ more than old circuit. The test chip is composed of $160\;\times\;192$ array sensing cells $(9,913\times11,666\;um^2).$ The sensor plate area is $58\;\times\;58\;um^2$ and the pitch is 60um. The image resolution is 423 dpi. The chip was fabricated on a 0.35um standard CMOS process. It successfully captured a high-quality fingerprint image and performed the registration and identification processing. The sensing and authentication time is 1 sec(.) with the average power consumption of 10 mW at 3.0V. The reveal ESD tolerance is obtained at the value of 4.5 kV.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2003년도 춘계종합학술대회
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• pp.249-252
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• 2003

본 논문에서는 반도체 방식의 직접 터치식 capacitive type 지문인식센서의 신호처리를 위한 회로를 제안하였다. 센서로부터의 capacitance의 변화를 전압의 신호로 전환하기 위해서 charge-sharing 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 sensor plate에 존재하는 parasitic capacitance를 제거하여 ridge와 valley 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그 버퍼회로를 설계 적용하였다. 센서 하부회로와의 isolation 대책을 통하여 ESD 및 노이즈방지를 위한 설계를 실시하였다. 제안된 신호처리회로는 128$\times$144 pixel 규모의 회로로 구현되었다. 본 설계회로는 향후 생체인식을 이용한 정보보호용 지문인식 시스템에 응용될 수 있으리라 본다.

• 대한전자공학회논문지SD
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• 제41권3호
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• pp.109-114
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• 2004

본 논문에서는 반도체 방식의 직접 터치식 용량 형 지문인식센서의 신호처리를 위한 회로를 제안하였다. 센서로부터의 용량의 변화를 전압의 신호로 전환하기 위해서 전하분할 방식의 회로를 적용하였다. 지문센서 감도저하의 가장 큰 원인인 센서 플레이트에 존재하는 기생용량을 제거하고 융선과 계곡 사이의 전압차를 향상시키기 위하여 기존과는 다른 아날로그 버퍼회로를 설계 적용하였다. 센서 하부회로와의 isolation 대책을 통하여 ESD 및 노이즈방지를 위한 설계를 실시하였다. 제안된 신호 처리회로는 0.35마이크론 표준 CMOS 공정에 의해 레이아웃 되었다.

• 한국전자파학회논문지
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• 제28권5호
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• pp.366-372
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• 2017

본 논문에서 제시하는 내용은 수신단의 관문 역할을 담당하는 차동 저 잡음 증폭기를 구현 시, 필연적으로 설계가 필요한 발룬에 대한 분석 내용이다. 발룬은 안테나로부터 입력된 단일 신호를 차동 신호로 변환시켜줌으로써 차동 증폭기의 입력으로 사용될 수 있도록 하는 역할을 담당한다. 이 뿐만 아니라, 안테나를 통해서 들어오는 ESD(Electrostatic Discharge)로부터 회로를 보호하고, 입력 정합에 도움을 준다. 하지만, 일반적으로 사용되는 수동형 발룬의 경우, 두 금속선 사이에 형성되는 전자기적 결합을 통해 교류 신호를 전달하는 방식이므로 이득없이 손실을 가지게 될 뿐 아니라 결론적으로 수신단 전체 잡음 지수 저하에 가장 큰 영향을 미치게 된다. 그러므로, 저 잡음 증폭기에서 발룬의 설계는 매우 중요하며, 선로의 폭, 선로 간격, 권선수, 반경, 그리고 레이아웃의 대칭 구조 등을 고려하여 높은 양호도(quality factor)와 차동 신호의 역위상을 만들어내야만 한다. 본문에서 발룬의 양호도를 높이기 위해 고려해야할 요소들을 정리하고, 설계 요소변경에 따른 발룬의 저항, 인덕턴스, 그리고 캐패시턴스의 변화 경향성을 분석하였다. 분석 결과를 바탕으로 입력 발룬을 설계함으로써 이득 24 dB, 잡음 지수 2.51 dB의 저잡음, 고 이득 차동 증폭기 설계가 가능함을 증명하였다.