컴퓨터 클럭은 자체의 불안정한 요소, 물리적 특성, 외부 환경의 요인, 사용자의 개입 및 시스템의 오류 요소로 인해 정확도와 안정도에 한계를 갖는다. 따라서 정밀한 시각 관련 처리가 필요한 시스템의 경우 표준 시각에의 동기화가 요구된다. 시각 동기의 목적은 분산 처리 시스템 상에 전역 시각 기저를 제공하는데 있다. 일단 이러한 시각 기저가 존재하게 되면, 분산 시스템 상에서 처리되는 일련의 작업들은 시각을 바탕으로 제어가 가능하기 때문이다. 본 논문은 인터넷 기반 분산 환경에서 시각 동기를 위한 임베디드 시스템의 설계 및 구현에 대해 제시한다. 시스템은 참조 시각원으로 GPS(Global Positioning System)를 사용하고, NTP(Network Time Protocol)를 통해 표준시(UTC: Universal Time Coordinated)를 제공함으로써 분산 시스템의 시각 동기를 이룬다. 이를 위해 안정적인 시각 유지 및 정확하고 정밀한 표준 시각 제공 요건을 만족하는 클럭 모델을 설계, 적용하였다. 네트워크 관리를 위해SNMP(Simple Network Management Protocol) 기반 private MIB(Management Information Base)를 정의하였고, 전체 시스템의 구현 및 성능 평가 결과도 제시하였다.
Cardiovascular function is regulated by the rhythmicity of circadian, infradian and ultradian clocks. Specific time scales of different cell types drive their functions: circadian gene regulation at hours scale, activation-inactivation cycles of ion channels at millisecond scales, the heart's beating rate at hundreds of millisecond scales, and low frequency autonomic signaling at cycles of tens of seconds. Heart rate and rhythm are modulated by a hierarchical clock system: autonomic signaling from the brain releases neurotransmitters from the vagus and sympathetic nerves to the heart's pacemaker cells and activate receptors on the cell. These receptors activating ultradian clock functions embedded within pacemaker cells include sarcoplasmic reticulum rhythmic spontaneous Ca2+ cycling, rhythmic ion channel current activation and inactivation, and rhythmic oscillatory mitochondria ATP production. Here we summarize the evidence that intrinsic pacemaker cell mechanisms are the end effector of the hierarchical brain-heart circadian clock system.
Journal of information and communication convergence engineering
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제10권1호
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pp.78-84
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2012
This paper presents a branch prediction algorithm and a 4-way set-associative cache for performance improvement of an embedded RISC core and a clock-gating algorithm with observability don’t care (ODC) operation to reduce the power consumption of the core. The branch prediction algorithm has a structure using a branch target buffer (BTB) and 4-way set associative cache that has a lower miss rate than a direct-mapped cache. Pseudo-least recently used (LRU) policy is used for reducing the number of LRU bits. The clock-gating algorithm reduces dynamic power consumption. As a result of estimation of the performance and the dynamic power, the performance of the OpenRISC core applied to the proposed architecture is improved about 29% and the dynamic power of the core with the Chartered 0.18 ${\mu}m$ technology library is reduced by 16%.
At the processing capabilities and operating frequency of embedded system are growing, so is the needed data bandwidth to fully utilize the processing capability. The ability to transfer huge amount of data between the embedded core and external devices is required for efficient system operation. In this paper, the data communication architecture for the mixed-clock system is proposed. The dynamic priority adaptation algorithm for bus arbitration is proposed for bandwidth guarantee. The communication architecture that incorporates the proposed arbitration algorithm adapts the priority of communication components dynamically based on the information from FIFO. The experiments show that the measured bandwidth of each component traces the required bandwidth well compared to the other arbitration algorithms
Phase Change Memory(PCM) with low power consumption and high integration attracts attention as a next generation nonvolatile memory replacing DRAM. However, there is a problem that PCM has long latency and high energy consumption due to the writing operation. The PCM & DRAM hybrid memory structure is a fruitful structure that can overcome the disadvantages of such PCM. However, the page replacement algorithm is important, because these structures use two memory of different characteristics. The purpose of this document is to effectively manage pages that can be referenced in memory, taking into account the characteristics of DRAM and PCM. In order to manage these pages, this paper proposes an page replacement algorithm based on frequently accessed and recently paged. According to our simulation, the proposed algorithm for the DRAM&PCM hybrid can reduce the energy-delay product by around 10%, compared with Clock-DWF and CLOCK-HM.
최근 무선 임베디드 시스템의 사용이 증가하면서 기존의 분산 환경에 무선 임베디드 시스템이 포함되기 시작하였고, 이를 고려한 분산 어플리케이션들이 개발되고 있다. Global clock과 동기화할 수 있는 GPS가 모든 무선 임베디드 시스템에 장착되지 않은 상황에서 분산된 임베디드 시스템간 혹은 고성능 컴퓨터와의 내부 동기화를 수행할 동기화 기법이 필요하다. 현재 무선환경에서의 동기화에 대한 연구들이 이루어지고 있지만 제한된 리소스의 임베디드 시스템에 그대로 적용하기 어렵다. 이에 본 논문에서는 무선 임베디드 시스템만이 가지는 제한사항을 고려하여 메시지 지연값의 변화량을 측정하여 적용할 수 있는 시간 동기화 기법을 제시하고 실험을 통해 그 성능을 평가한다.
Lueangvilai, Attakorn;Robertson, Christina;Martinez, Christopher J.
Journal of Computing Science and Engineering
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제6권2호
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pp.79-88
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2012
Power continues to be a driving force in central processing units (CPU) design. Most of the advanced breakthroughs in power have been in a realm that is applicable to workstation CPUs. Advanced power management systems will manage temperature, dynamic voltage scaling and dynamic frequency scaling in a CPU. The use of power management systems for microcontrollers and embedded CPUs has been modest, and mostly focuses on very large scale integration (VLSI) level optimizations compared to system level optimizations. In this paper, a dynamic frequency controlling (DFC) technique is introduced, to lay the foundation of a system level power management system for commercial microcontrollers. The DFC technique allows a commercial microcontroller to have minor modifications on both the hardware and software side, to allow the clock frequency to change to save power; results in this study show a 10% savings. By adding an additional layer of software abstraction at the interrupt level, the microcontroller can operate without having knowledge of the current clock frequency, and this can be accomplished without having to use an embedded operating system.
P45 본 논문에서는 SOC의 내장된 코어를 테스트하기 위한 새로운 DFT 방법인 순차적 테스트 데이터 압축 방법을 제안한다. 순차적 테스트 데이터 압축 방법은 테스트 데이터양을 줄이기 위하여 공유 비트 압축과 고장 무검출 패턴 압축 방법을 이용하였다. 그리고 순차적 테스트 데이터 압축 방법을 이용하는 회로는 스캔 DFT 방법을 기반으로 하고 있으며, test-per-clock 방법을 적용하여 매 클럭마다 테스트 할 수 있는 구조를 가지고 있다. 제안된 압축 방법의 실험을 위하여 벤치마크 회로인 ISCASS85와 ISCASS89 완전 스캔 버전을 이용하였으며, ATPG와 고장 시뮬레이션을 위하여 ATALANTA를 사용하였다. 실험 결과 순차적 테스트 데이터 압축 방법의 테스트 데이터의 양이 스캔 DFT를 적용한 회로에 비해 최대 98% 까지 줄어듦을 확인하였다.
This paper presents a low-power and lightweight human body communication (HBC) receiver with an embedded dummy electrode for improved signal acquisition. The clock data recovery (CDR) circuit in the receiver operates with a low supply voltage and utilizes a clock phase inversion scheme. The receiver is equipped with a main electrode and dummy electrode that strengthen the capacitive-coupled signal at the receiver frontend. The receiver CDR circuit exploits a clock inversion scheme to allow 0.9-V operation while achieving a shorter lock time than at 3.3-V operation. In experiments, a receiver chip fabricated using 130-nm complementary metal-oxide-semiconductor technology was demonstrated to successfully receive the transmitted signal when the transmitter and receiver are placed separately on each hand of the user while consuming only 4.98 mW at a 0.9-V supply voltage.
임베디드 시스템에 구현되는 대부분의 어플리케이션들은 MCU가 제공하는 타이머를 사용한다. 타이머 사용의 목적은 실시간 운영체제의 소프트웨어 타이머 구현에서부터 센서의 워밍업이나 처리의 경과 시간 측정 등에 이르기까지 다양하다. 이들어플리케이션들이의시간측정은그길이뿐만아니라정밀도측면에서수us~수백ms 정도로 그 범위가 다양하다. 이 논문에서는 타이머를 활용하는 과정에서 클록 펄스 비동기화로 인해 발생할 수 있는 오차 요인을 분석하고, 이러한 오차를 감소시키기 위한 타이머 클록 펄스 동기화 방안을 제시한다. 실험 결과, 32768Hz의 타이머를 8 분주한 4096Hz 타이머의 경우 약 230us까지의 편차가 발생하지만, 제안된 방법을 적용하면 타이머로 인한 편차를 10us 이내로 유지할 수 있다.
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[게시일 2004년 10월 1일]
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