• 대한전자공학회논문지SD
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• 제41권2호
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• pp.55-65
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• 2004

본 논문에서는 레지스터 전송 수준의 데이터패스를 위한 효율적인 비주사 DFT 기법을 제안하였다. 데이터패스를 위해 제안된 비주사 DFT 기법은 레지스터 전송 수준(RTL : register transfer level) 회로에 대한 계층적 테스트 용이도(hierarchical testability) 분석을 통해 테스트 용이도를 향상시킴으로써 최소의 하드웨어 오버헤드를 가지고 데이터패스 버스 폭의 변화와 관계없이 항상 높은 고장 효율과 빠른 테스트 패턴 생성 시간을 보장한다. 실험 결과를 통하여 제안된 기법이 주사 기법보다 테스트 패턴 생성 시간, 테스트 패턴 적용 시간, 면적 오버헤드 면에서 우수함을 확인하였다.

• 인터넷정보학회논문지
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• 제4권3호
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• pp.31-37
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• 2003

본 논문에서는 유한상태머신을 위한 효율적인 비주사 DFT (design-for-testability) 기법을 제안한다. 제안된 기법은 순차회로 모델이 아닌 조합회로 모델을 사용한 ATPG를 수행하여 짧은 테스트 패턴 생성 시간과 완벽한 고장 효율을 보장한다. 또한 완전주사 기법이나 다른 비주사 DFT 기법에 비해 적은 면적 오버헤드를 보이며 테스트 패턴을 칩의 동작속도로 인가한다는 장점이 있다. 실험결과에서는 MCNC`91 벤치마크 회로를 이용하여 제안된 기법의 효율성을 입증한다.

• 대한전자공학회논문지SD
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• 제40권11호
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• pp.54-61
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• 2003

본 논문에서는 완벽한 고장 효율을 보장하는 제어 회로를 위한 효율적인 비주사 DFT(design for testability) 기법을 제안한다. 제안된 비주사 DFT 기법은 순차 회로 모델이 아닌 조합 회로 모델에 대하여 ATPG(automatic test pattern generation)론 수행함으로써 짧은 테스트 패턴 생성 시간과 항상 완벽한 고장 효율을 보장한다. 본 논문에서 제시된 기법은 완전 주사 기법 및 기존의 비주사 DFT 기법들과 비교하여 적은 면적 오버헤드를 가지며 테스트 패턴을 칩의 정상동작속도로 인가할 수 있고, 또한 테스트 패턴의 재배열과정을 통해 테스트 패턴을 최소한의 시간으로 인가할 수 있도록 하였다. 제안된 기법의 효율성을 검증하기 위해 MCNC'91 FSM 벤치마크 회포들을 이용하여 실험을 수행하였다.

• 한국정보과학회논문지:시스템및이론
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• 제30권2호
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• pp.99-107
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• 2003

본 논문에서는 RTL 회로에 대한 테스트 용이도 분석방식과 테스트 용이화 설계 방식을 제안한다. RTL 회로에 대하여 제어도와 관측도를 분석하고 테스트 용이도를 높이기 위하여 테스트용 멀티플렉서의 삽입 위치를 결정한다. 그리고 삽입해야 할 테스트용 멀티플렉서의 우선순위를 결정하여 우선순위가 높은 몇 개의 테스트용 멀티플렉서만을 삽입한다. 제안하는 테스트 용이화 설계 방식은 우선순위가 높은 멀티플렉서만을 삽입함으로써 면적 오버헤드를 최소할 수 있다. 실험을 통해 주사 방식을 적용했을 때보다 적은 면적 증가율을 보이며, 높은 고장 검출율과 테스트 패턴의 효율을 얻을 수 있다. 그리고 주사 방식에 비해 테스트 패턴을 삽입하는데 필요한 시간이 적음을 확인하였다.

• 한국정보과학회:학술대회논문집
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• 한국정보과학회 2000년도 가을 학술발표논문집 Vol.27 No.2 (3)
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• pp.30-32
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• 2000

본 논문에서는 RTL 회로의 데이터패스에 대한 테스트 용이도 분석방식과 테스트 용이화 설계방식을 제안한다. 데이터패스에 대한 테스트 용이도 분석은 콘트롤러에 대한 정보없이 RTL 회로의 데이터패스만으로 수행한다. 본 논문에서 제안한 테스팅을 고려한 설계방식은 내장된 자체 테스트(BIST)나 주사(scan)방식이 아니며, 주사 방식을 적용했을 때에 비해 본 논문에서 제안한 테스트 용이화 설계방식을 적용했을 때에 보다 적은 면적 증가율(area overhead)을 보인다는 것을 실험을 통해 확인하였다. 또한, 회로 합성 후 ATPG를 통해 적은 면적 증가만으로 높은 고장 검출율(fault coverage)을 얻을 수 있음을 보인다.