• 대한전자공학회:학술대회논문집
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• 대한전자공학회 1999년도 하계종합학술대회 논문집
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• pp.158-161
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• 1999

This Paper proposes the architecture of WDM(wavelength division multiplexed) based large scale photonic packet switch network, which is composed of the FC(frequency converter) and OM (output module). The features of the proposed WDM based photonic packet switch network are 2-stage switch network, and WDM based internal optical link that is connected between FC and OM. This paper evaluates the internal call blocking characteristics of the photonic packet switch network. In results, we confirmed that the proposed WDM based photonic packet switch network has the potentiality in the practical implementation.

• Management Science and Financial Engineering
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• 제4권2호
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• pp.43-58
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• 1998

Packet switch is a key component in high speed digital networks. This paper investigates congestion phenomena in the packet switching with input buffers. For large value of switch size N, mathematical models have been developed to analyze asymptotic maximum switch throughput under nonuniform traffic. Simulation study has also been done for small values of finite N. The rapid convergence of the switch performance with finite switch size to asymptotic solutions implies that asymptotic analytical solutions approximate very closely to maximum throughputs for reasonably large but finite N. Numerical examples show that non-uniformity in traffic pattern could result in serious degradation in packet switch performance, while the maximum switch throughput is 0.586 when the traffic load is uniform over the output trunks. Window scheduling policy seems to work only when the traffic is relatively uniformly distributed. As traffic non-uniformity increases, the effect of window size on throughput is getting mediocre.

• 전자공학회논문지S
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• 제34S권8호
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• pp.45-55
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• 1997

To design a ATM Switch which ahs advantages in high sped packet switching, it is essential to set multiple paths between input ports and output ports and to design a new packet transfer technique on that paths for decreasing Packet Loss by conflicts in internal Switch Plane. We propose new packet transfer method, Alternate Path Transfer Mechanism by Dynamic Bypass Transfer Method which can solve conflict problem in Banyan network easily. Proposed ATM Switch consists of Banyan networks, Input/Ouput Port, Bypass Link, and Bypass Link Controller. Packets caused conflicts in SEs have another chances of packet transfer over alternate switching planes by using this mechanism.

• 한국위성정보통신학회논문지
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• 제5권2호
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• pp.97-103
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• 2010

본 논문에서는 S-대역 위성/지상 겸용 다중빔 위성통신시스템에 적용을 위한 효율적인 기저대역 패킷 스위치 설계 방안을 제시하기 위하여 설계 요구사항과 고려사항들을 분석하고 기존의 기저대역 패킷 스위칭 기법들의 요소기술과 특성을 비교 분석하였다. 위성 기저대역 패킷 스위치의 설계 요구사항 정립을 위하여 기저대역 패킷 스위치의 요구기능, 시스템 규격, 통신서비스 종류와 성능요구사항을 분석하였고, 기존의 레이어-2 및 레이어-3 패킷 스위치 특성, 스위칭 프로토콜 특성, 패킷 스위치 구조 특성들에 대한 비교 분석 결과를 기반으로 MPEG 기반의 레이어-2 위성 기저대역 패킷 스위치의 하드웨어 설계 방안을 제시하였다.

• Journal of Communications and Networks
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• 제17권3호
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• pp.286-295
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• 2015

Avionic databuses fulfill a critical function in the connection and communication of aircraft components and functions such as flight-control, navigation, and monitoring. Ethernet-based avionic databuses have become the mainstream for large aircraft owning to their advantages of full-duplex communication with high bandwidth, low latency, low packet-loss, and low cost. As a new generation aviation network communication standard, avionics full-duplex switched ethernet (AFDX) adopted concepts from the telecom standard, asynchronous transfer mode (ATM). In this technology, the switches are the key devices influencing the overall performance. This paper reviews the avionic databus with emphasis on the switch architecture classifications. Based on a comparison, analysis, and discussion of the different switch architectures, we propose a new avionic switch design based on a time-division switch fabric for high flexibility and scalability. This also merges the design concept of space-partition switch fabric to achieve reliability and predictability. The new switch architecture, called space partitioned shared memory switch (SPSMS), isolates the memory space for each output port. This can reduce the competition for resources and avoid conflicts, decrease the packet forwarding latency through the switch, and reduce the packet loss rate. A simulation of the architecture with optimized network engineering tools (OPNET) confirms the efficiency and significant performance improvement over a classic shared memory switch, in terms of overall packet latency, queuing delay, and queue size.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2004년도 춘계종합학술대회
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• pp.291-294
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• 2004

본 연구는 단일 입력 및 다중 출력 크로스바 방식의 스위치 구조에 관한 연구로써 특히 고효율의 방송 기능을 가지는 가변형 방송스위치 구조를 지원한다. 입력 및 출력 버퍼 스위치(input and output buffer switch)에서 중앙 중재기(central arbiter)가 다중 입력포트로부터의 전송 요청(request)을 모아서 모든 입력포트들이 공유하는 각 출력포트에서 최대한 많은 전송 허가(grant)를 빠른 시간 내에 결정하고 그 결과를 각 입력 버퍼들에게 고속으로 전달(transmission)하는 기능을 지원하는 스위치 구조에 관한 것으로 특별히 방송 패킷(broadcast packet)을 스위칭 함에 있어 높은 처리율 (high throughput)을 제공하면서 고속으로 대용량 스위칭(large scale switching) 기능을 제공한다.

• 한국산학기술학회논문지
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• 제3권4호
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• pp.274-279
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• 2002

광대역 ISDN 서비스를 위한 ATM 패킷 스위칭 구조 설계 기술을 위한 접근은 주로 비교적 하드웨어의 복잡성이 낮은 병렬 네트워크의 Self-Routing 함수를 주로 이용하므로 피할 수 없는 패킷의 충돌로 인한 패킷의 손실을 줄이기 위하여 여러 가지 형태로 연구가 진행되어 왔다. 따라서, 본 연구과제에서는 비교적 하드웨어의 복잡성보다는 효율적인 Routing 알고리즘을 통하여 스위칭 네트워크의 성능을 향상시킬 수 있는 Sort-Banyan을 기본으로 한 스위칭 구조를 근간으로 하여 하드웨어 구조의 개선과 그에 맞는 최적의 Routing 알고리즘을 개발한다. 이러한 스위치 네트워크를 구현하기 위해 두 단계의 패킷 분배 결정 알고리즘 따라 분배를 결정하여 패킷이 전송될 때 출력 단에서 충돌이 발생하지 않도록 미리 선택적으로 전송함으로서 패킷의 손실을 방지하는 패킷 Distributor 및 Multiplane의 구성을 제안한다. 이는 Self-Routing 함수로 인하여 발생되는 내부 Blocking을 해결하기 위한 방법으로, 패킷의 손실을 최소로 하여, 전송에 있어서 지연을 줄이는 효과가 있는 중요한 스위치 네트워크로 구성될 것이다.

• 전기전자학회논문지
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• 제7권2호
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• pp.181-187
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• 2003

초고속 패킷 스위칭 네트워크에서 QoS 보장을 위한 여러 가지 방안 중 우선순위에 의한 패킷처리 방식이 선호되고 있다. 초고속 패킷 스위치에서 우선순위에 따르는 효율적인 패킷 처리는 서비스 성능 향상의 관건이다. 따라서 초고속 네트워크 내의 핵심인 패킷 스위치에서의 효율적인 우선순위 서비스 알고리즘의 개발은 중요하다. 본 논문에서는 효율적인 패킷 스위치 성능 향상 방안으로 큐에 대기하는 패킷의 개수에 따라 서비스시간을 가변적으로 할당할 수 있는 W-iSLIP 스케줄링 알고리즘을 제안하고, 시뮬레이션하여 기존의 알고리즘과 비교 분석하였다. 우선순위에 따른 서비스와 전체 지연시간을 분석한 결과, 전체 지연시간에 있어서는 2.6%, 우선순위 서비스에 있어서는 34.6%의 성능향상이 있는 것으로 분석되었다.

• ETRI Journal
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• 제33권1호
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• pp.136-139
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• 2011

A modular upgrade design for packet transport switch nodes is presented where packet loss is dramatically reduced by intra-module and inter-module buffer sharing. This modular design offers significant cost and power reduction in a high-data-rate system where buffers are highly costly and power-greedy.

• ETRI Journal
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• 제27권4호
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• pp.469-472
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• 2005

To enhance the scalability of high performance packet switches, a two-stage load-balanced switch has recently been introduced, in which each stage uses a deterministic sequence of configurations. The switch is simple to make scalable and has been proven to provide 100% throughput. However, the load-balanced switch may mis-sequence the packets. In this paper, we propose an algorithm called full frame stuff (FFS), which maintains packet order in the two-stage load-balanced switch and has excellent switching performance. This algorithm is distributed and each port can operate independently.