• 정보과학회 논문지
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• 제41권11호
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• pp.885-891
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• 2014

해시 함수는 암호 모듈, 암호 제품에서 무결성, 인증, 전자서명 등의 기능을 제공하기 위해 필수적으로 사용되는 암호 프리미티브이다. 본 논문에서는 암호 알고리즘이 제대로 구현되었는지 평가하는 암호 알고리즘 구현 적합성 검정 프로그램(CAVP)이라는 개념과 테스트 방법을 이용하여 SHA-3로 선정된 KECCAK 알고리즘의 구현 적합성 검정 프로그램을 개발하였다. 또한 SHA-3의 구조 분석을 통해 CAVP에 맞는 SHA-3 알고리즘을 16bit-UICC상에 구현하였으며 현재 표준 해시 함수인 SHA-2 알고리즘과의 효율성 비교 분석을 수행하였다.

• 정보보호학회지
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• 제19권4호
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• pp.44-52
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• 2009

2005년 중국의 Wang 교수 연구팀에 의해 SHA-1에 대한 충돌쌍 공격이 발표됨에 따라, SHA-1 대신 SHA-2를 사용하도록 하였다. 아직까지 SHA-2에는 SHA-1과 같은 문제점이 발생하지 않고 있지만, SHA-1과 설계 논리가 유사한 SHA-2에 문제점이 생겼을 경우 대체 알고리즘이 부재한 현 상황에 따라 SHA-3 알고리즘 개발의 필요성이 제기되었다. 이에 미국 국립기술 표준원 (NIST, National Institute of Standards and Technologies)는 신규 표준 해쉬 알고리즘을 개발을 위하여 2007년부터 2012년까지 6년간의 "SHA-3 프로젝트"를 시작하였다. 2008년 11월 1일 64개의 알고리즘이 제출되었으며, 12월 11일 51개의 알고리즘이 1 후보 알고리즘으로 선정되었다. 2009년 7월 현재, 10개의 알고리즘이 제안자에 의해 철회되어 41개의 알고리즘이 1 라운드에서 심사되고 있다. 본 논문에서는 SHA-3 개발의 요구 사항과 현재까지 SHA-3 개발 동얄을 서술한다.

• 정보보호학회논문지
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• 제25권4호
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• pp.749-757
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• 2015

스마트 시대가 도래함에 따라 스마트 기기의 사용이 점차 늘고 있다. 스마트 기기는 인류의 편의를 제공하여 널리 사용하고 있지만 정보가 노출될 위험이 존재한다. 이러한 문제를 보안하기 위해 스마트 기기는 자체적으로 다양한 암호 알고리즘이 포함되어 있다. 이 중 해시함수는 데이터 무결성, 인증, 서명 등의 알고리즘을 수행하기 위해 필수적으로 사용되는 암호 알고리즘이다. 최근 SHA-1의 충돌 저항성에 문제가 제기되면서 안전성에 문제가 생기게 되었고 SHA-1을 기반으로 한 현재 표준 해시함수인 SHA-2 또한 머지않아 안전성에 문제가 생길 것이다. 이에 따라 2012년 NIST는 KECCAK알고리즘을 새로운 해시함수 표준인 SHA-3로 선정하였고 이 알고리즘에 대한 다양한 환경에서의 구현이 필요해졌다. 본 논문에서는 SHA-3로 선정된 KECCAK 알고리즘과 기존의 해시 함수인 SHA-2를 ARM-11 프로세서에 구현하고 성능을 비교 분석하여 시사점을 도출하였다.

• 정보처리학회논문지C
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• 제19C권3호
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• pp.179-184
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• 2012

NIST(National Institute of Standards and Technology)는 SHA-2의 대체 알고리즘 부재로 SHA-3 개발 프로젝트를 진행 되고 있는 중 이다. 2010년 최종 라운드 후보 5개가 발표되었고, SHA-3 최종 라운드 5개의 후보에 대한 부채널 공격 시나리오가 제안되었다. 본 논문에서는 SHA-3 최종 라운드 후보 중 Skein에 대한 부채널 공격 시나리오를 32비트 레지스터를 사용하는 ARM Chip을 이용하여, 8 비트의 블록단위로 Divide and Conquer 분석이 가능함을 실험을 통해 증명한다. 9700개의 파형으로 128비트 키의 모든 비트를 찾을 수 있음을 실험으로 검증하였다.

• Journal of Acupuncture Research
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• 제22권3호
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• pp.53-67
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• 2005

기문혈(期門穴)에 대한(對) 오공자약침(蜈蚣雌藥鍼)이 D-Galactosamine에 의하여 유발된 간손상(肝損傷)에 미치는 영향을 실험적으로 규명하고자 흰쥐에게 약침을 처치한 후 혈청내의 G0T GPT, ${\gamma}$-GTP, Total bilirubin, LDH, ALP, Total cholesterol, Triglyceride 및 혈 액액내의 WBC, RBC, HGB, Hct 등을 관찰한 바 다음과 같은 결과를 얻었다. 1. GPT변화에서 대조군에 비하여 SHA-2군과 SHA-3군이 유의한 감소를 보였다. 2. Total bilirubin변화에서 대조군에 비하여 SHA-1군, SHA-2군과 SHA-3군이 유의한 감소를 보였다. 3. ${\gamma}$-GTP변화에서 대조군에 비하여 SHA-1군 과 SHA-2군이 유의한 감소를 보였다. 4. Total cholesterol변화에서 대조군에 비하여 SHA-2 군이 유의한 증가를 보였다. 5. Triglyceride변화에서 대조군에 비하여 SHA-1군, SHA-2군과 SHA-3군이 유의한 감소를 보였다. 6. HDL-cholesterol변화에서 대조군에 비하여 SHA-2군이 유의한 증가를 보였다. 7. 혈액내 변화에서 대조군에 비하여 WBC는 SHA-2군에서 유의한 감소를 보였으며, RBC는 SHA-2군과 SHA-3군에서 유의한 증가를 보였고, HGB는 SHA-2군과 SHA-3군에서 유의한 증가를 보였으며, Hct는 SHA-3군에서 유의한 증가를 보였다. 이상의 실험결과를 종합해보면 오공약침이 D-galactosamine으로 유발된 백서의 간손상에 효과적이라고 생각되며 간손상에 대한 예방, 치료적인 부분에서 향후 지속적인 연구가 필요하리라고 사료된다.

• 한국정보통신학회논문지
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• 제15권1호
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• pp.115-125
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• 2011

해쉬함수는 데이터와 명령에 대한 위변조를 방지와 같은 무결성 제공하거나 서명이나 키 분배 등 다양한 보안 프로토콜에서 서명 및 인증, 키 분배 목적으로 많이 사용되는 일방향성 함수(one-way function)다. 2005년 Wang에 의해 암호학적 취약성이 발견되기까지 해쉬함수로는 SHA-1이 많이 사용 되었다. SHA-1의 안전성에 문제가 생기게 되자 NIST(National Institute of Standards and Technology)에서는 암호학적으로 안전한 새로운 해쉬함수 개발 필요성을 느껴 2007년 11월에 공개적으로 새로운 해쉬함수에 대한 공모를 시작했으며, SHA-3로 명명된 새로운 해쉬함수는 2012년 최종 선정될 예정이다. 현재 제안된 SHA-3 함수들에 대한 암호학적인 특성과 하드웨어로 구현했을 때의 하드웨어 복잡도, 소프트웨어로 구현했을 때의 성능 등에 대한 평가가 이뤄지고 있다. 하지만 하드웨어로 구현된 해쉬함수의 중요한 특성 평가 척도(metrics)인 소비 전력 특성에 대한 연구는 활발히 이뤄지지 않고 있다. 본 논문에서는 제안된 SHA-3 해쉬함수를 하드웨어로 구현했을 경우의 소비 전력 특성을 분석하고 소비전력 특성 분석 결과를 토대로 SHA-3 해쉬함수 중에서 새로운 SHA-3 해쉬함수로 선정될 확률이 높은 Luffa 함수에 대한 저전력 구조를 제안한다. 제안된 저전력 구조는 기존의 Luffa 하드웨어보다 약 10% 정도 적은 전력을 소비함을 보인다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2018년도 추계학술대회
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• pp.187-189
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• 2018

본 논문에서는 Secure Hash Algorithm3-512 (SHA3-512) 해시 함수의 최적 하드웨어 설계조건을 분석하였다. SHA3-512 해시 코어를 64-비트, 320-비트, 640-비트, 960-비트 그리고 1600-비트의 5가지 데이터 패스로 설계하여 RTL 시뮬레이션을 통해 기능을 검증하였으며, Xilinx Virtex-5 FPGA 디바이스로 합성한 결과를 바탕으로 최대 동작주파수, 처리율 그리고 슬라이스 수를 비교하였다. 분석 결과로부터, SHA3-512 해시 코어를 1600-비트의 데이터 패스로 설계하는 것이 가장 우수한 성능을 갖는 것으로 확인되었다.

• 한국정보통신학회논문지
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• 제21권6호
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• pp.1075-1082
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• 2017

본 논문에서는 새로운 해쉬 알고리듬인 SHA-3과 출력 길이 확장함수인 SHAKE256을 구현하는 해쉬 프로세서를 설계하였다. 해쉬 프로세서는 성능을 극대화하기 위해 Padder 블록, 라운드 코어 블록, 출력 블록이 블록 단계에서 파이프라인 구조로 동작한다. Padder 블록은 가변길이의 입력을 여러 개의 블록으로 만들고, 라운드 코어 블록은 on-the-fly 라운드 상수 생성기를 사용하여 SHA-3와 SHAKE256에 대응하는 해쉬 및 출력 확장 결과를 생성하며, 출력 블록은 결과 값을 호스트로 전달하는 기능을 수행한다. 해쉬 프로세서는 Xilinx Virtex-5 FPGA에서 최대 동작 속도는 220 MHz이며, SHA3-512의 경우 5.28 Gbps의 처리율을 갖는다. 프로세서는 SHA-3 와 SHAKE-256 알고리듬을 지원하므로 무결성, 키 생성, 난수 생성 등의 암호 분야에 응용이 가능하다.

• 전기전자학회논문지
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• 제22권4호
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• pp.886-895
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• 2018

본 논문에서는 NIST에서 발표한 Secure Hash Algorithm(SHA) 표준의 최신 버전인 SHA-3 해시 함수의 하드웨어 구현과 함께 보안 SoC 응용을 위한 ARM Cortex-M0 인터페이스 구현에 대해 기술한다. 최적화된 설계를 위해 5 가지 하드웨어 구조에 대해 하드웨어 복잡도와 성능의 교환조건을 분석하였으며, 분석 결과를 토대로 라운드 블록의 데이터패스를 1600-비트로 결정하였다. 또한, 라운드 블록과 64-비트 인터페이스를 갖는 패더를 하드웨어로 구현하였다. SHA-3 해시 프로세서, Cortex-M0 그리고 AHB 인터페이스를 집적하는 SoC 프로토타입을 Cyclone-V FPGA 디바이스에 구현하여 하드웨어/소프트웨어 통합 검증을 수행하였다. SHA-3 프로세서는 Virtex-5 FPGA에서 1,672 슬라이스를 사용하였으며, 최대 289 Mhz의 클록 주파수로 동작하여 5.04 Gbps의 처리율을 갖는 것으로 예측되었다.

• KSII Transactions on Internet and Information Systems (TIIS)
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• 제6권9호
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• pp.2388-2404
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• 2012

Cryptographic hash functions are widely used in many information security applications like digital signatures, message authentication codes (MACs), and other forms of authentication. In response to recent advances in cryptanalysis of commonly used hash algorithms, National Institute of Standards and Technology (NIST) announced a publicly open competition for selection of new standard Secure Hash Algorithm called SHA-3. One important aspect of this competition is evaluation of hardware performances of the candidates. In this work we present efficient hardware implementations of SHA-3 finalists: JH, Keccak and Skein. We propose high speed architectures using Look-Up Table (LUT) resources on FPGAs, to minimize chip area and to reduce critical path lengths. This approach allows us to design data paths of SHA-3 finalists with minimum resources and higher clock frequencies. We implemented and investigated the performance of these candidates on modern and latest FPGA devices from Xilinx. This work serves as performance investigation of leading SHA-3 finalists on most up-to-date FPGAs.