• 한국재료학회지
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• 제17권12호
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• pp.676-681
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• 2007

According to progress rapidly digitalization, networked and mobilization of electronics industry, there are demands for being smaller, thinner, more light, and more efficient complex functions of electronic devices which are wireless devices, semi-conductors, packages and mobile devices. Therefore, the solder resist on a printed circuit board have been required with the high resolution and the eco-friendly materials in the surface treatments such as high heating process and coating process with electrolysis. In this study, the photoinitiator initiator and monomers of the solder resist were prepared with their contents for reducing the occurrence of the under-cut. We investigated the sample surface by UV/VIS spectrometer, FT-IR, OM after HASL and ENIG process. From our results, it is possible to get a high adhesion of resist with optimal contents between the photoinitiator initiator and monomers after surface treatments.

• 공업화학
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• 제20권2호
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• pp.172-176
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• 2009

Solder resist ink와 회로표면과의 밀착력 향상을 위해 사용되는 soft etching 제의 기본 조성으로 과산화수소와 황산을 선정하고 inhibitor, 계면활성제, 안정제를 첨가하여 에칭 속도 $0.7{\sim}1{\mu}m/min$, 표면조도(Ra)값 $0.5{\sim}0.6{\mu}m$을 만족시키는 soft etching 제 개발을 위한 연구를 하였다. Inhibitor로는 butyl amine, cyclohexyl amine, 5-aminotetrazole (5-Azol)을 첨가하였으며 계면활성제로는 polyethylene glycol (PEG), polyethylene imine (PEI), piperidine을 안정제로는 butyl alcohol, isopropanol, 인산을 첨가하여 각각의 첨가제가 에칭 속도 및 표면조도에 미치는 영향을 비교 분석하였다. 본 연구 결과 과산화수소 3% 황산 4%에 5-Azol 500 ppm, PEI 600 ppm, 인산 10 ppm 첨가 시 $0.7~1{\mu}m/min$을 만족시키는 에칭속도와 가장 좋은 표면조도를 갖는 것을 확인하였으며 solder test 결과 solder resist ink의 들뜸 현상이 발생하지 않는 것을 확인하였다.

• 마이크로전자및패키징학회지
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• 제10권3호
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• pp.73-82
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• 2003

최근 인쇄회로기판(printed wiring board, PWB)은 마이크로 전자패키지분야에서 디자인 또는 제조측면에서 핵심기술로 인식되고 있다. PWB는 열적특성이 다른 여러 재료가 적층되어 있는 구조이고 제조공정을 지나는 동안에 각 층의 재료는 서로 다른 열팽창률을 나타나게 되어 워피지, 수축, 크기 등의 많은 불량을 발생시킨다. PWB의 열변형 특성은 제조공정 변수 중 솔더레지스트의 부피변화에 의하여 많은 영향을 받으므로 본 연구에서는 각각 2층, 4층 PBGA 및 CSP의 열변형 특성을 솔더레지스트 공정에 따라 분석하고자 하였다. 솔더레지스트의 부피분율이 30%이상일 경우, 2층 PWB의 열변형이 4층 PWB보다 최대 40%로 높게 측정되었다. 이와 같은 이유는 4L PWB는 고인성 특성을 지닌 프리프레그와 동박이 추가적으로 적층되어 있으므로 솔더레지스트의 열변형을 상쇄시키기 때문이다. 반면에 솔더레지스트의 부피분율이 30%이하일 경우, PWB의 층수 및 디자인에 관계없이 유사한 열변형 특성을 나타내었다.

• Journal of Welding and Joining
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• 제17권2호
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• pp.61-65
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• 1999

Because of the need for packages which accommodate high pin count, high density and high speed device, PBGA(plastic ball grid array) package gets more spotlight. But the substrate material which is used for PBGA package is in nature susceptible to moisture penetration. The objective of the study is to find out the path of delamination in the stacked structure of substrate. To increase the adhesion between the cooper laminate and PSR(photo solder resist) which is the weakest part, experiments were performed by changing parameters of printing pre-treatment and post-treatment process. As a result of experiments, the factor effects on the adhesion between the cooper laminate and PSR is caused by all of the pre-treatment and post-treatment condition. A considerable change was observed depending on the amount of UV irradiation after thermal cure which is typical of printing post-treatment condition rather than pre-treatment condition.

• ETRI Journal
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• 제35권4호
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• pp.625-631
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• 2013

For the formation of solder bumps with a fine pitch of 130 ${\mu}m$ on a printed circuit board substrate, low-volume solder on pad (LVSoP) technology using a maskless method is developed for SAC305 solder with a high melting temperature of $220^{\circ}C$. The solder bump maker (SBM) paste and its process are quantitatively optimized to obtain a uniform solder bump height, which is almost equal to the height of the solder resist. For an understanding of chemorheological phenomena of SBM paste, differential scanning calorimetry, viscosity measurement, and physical flowing of SBM paste are precisely characterized and observed during LVSoP processing. The average height of the solder bumps and their maximum and minimum values are 14.7 ${\mu}m$, 18.3 ${\mu}m$, and 12.0 ${\mu}m$, respectively. It is expected that maskless LVSoP technology can be effectively used for a fine-pitch interconnection of a Cu pillar in the semiconductor packaging field.

• 마이크로전자및패키징학회지
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• 제13권2호
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• pp.1-7
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• 2006

본 논문에서는 솔더 레지스트(solder resist)의 두께와 코어의 물성에 따른 인쇄회로기판의 철의 크기와 형상에 대하여 연구하였다. 인쇄회로기판의 굽힘 변형은 적층되는 재료의 열팽창계수의 차이에 의해 발생한다. 따라서 굽힘 변형의 감소를 위해서는 열팽창계수의 차이가 작은 적층 재료를 사용하는 것이 필요하며, 구조 형상에서도 상면과 하면의 불균일성을 완화시킬 필요가 있다. 또한, 적층 재료에서 코어의 강성을 높여 점의 발생을 억제할 수 있다. 코어를 이루는 복합재료는 적층 순서와 섬유 각에 따른 물성 특성의 방향성에 따라 굽힘과 비틀림이 연성되는 현상을 보이며, 이와 같은 성질을 이용하면 휨을 제어할 수 있다. 본 연구에서는 2층으로 구성된 chip scale package (CSP) 기판의 휨에 대한 연구로, 실험 및 유한 요소해석 툴을 이용하여 개선 결과를 도출하였다.

• 공업화학
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• 제20권6호
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• pp.622-627
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• 2009

알칼리 수용액에 현상이 가능한 감광성 수지재료와 전도성 카본블랙 필러를 이용하여 포토 패터닝이 가능한 폴리머 후막 저항 페이스트를 제조하고 평가하였다. 감광성 수지로는 인쇄회로기판의 보호층으로 주로 사용되는 photo solder resist(PSR)를 사용하여 자외선에 의한 노광 및 알칼리 수용액에의 현상이 가능하게 하였다. 감광성 폴리머 저항 페이스트를 제작한 후, PCB 테스트 보드를 이용하여 후막저항체의 전기적 특성을 평가하였다. 카본블랙의 첨가량에 따라 시트저항은 감소하였으나, 과량 첨가시에는 현상성에 한계를 나타내었다. 재경화에 따라서 시트저항이 감소하였으며, 카본블랙의 첨가량이 많을수록 그 변화율은 작게 나타났다. 포토공정을 적용하여, 미세 패터닝된 meander형 후막저항체를 제조할 수 있었고, 이 방법을 통하여 적은 면적에도 시트저항의 수십 배에 달하는 큰 저항값을 구현할 수 있었다.

• 마이크로전자및패키징학회지
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• 제28권4호
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• pp.31-39
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• 2021

본 논문에서는 FEM(유한요소법)을 사용하여 PoP (Package on Package)용 PCB를 unit(유닛)과 substrate(서브스트레이트)로 분리한 warpage 해석과 warpage에 미치는 층별 두께의 영향도 분석과 층별 두께 조건을 다구찌법에 의한 SN비(Signal-to-Noise ratio)로 분석하였다. 해석 결과에 의하면 유닛 PCB는 회로층의 영향이 대단히 높았는데 특히 외층의 영향도가 높았다. 반면에 서브스트레이트 PCB는 회로층의 영향도가 높았으나 유닛 PCB에 비해 상대적으로 낮았으며 오히려 솔더 레지스트의 영향도가 증가하였다. 따라서 유닛 PCB와 서브스트레이트 PCB를 동시에 고려하여 PoP PCB의 층별 구조는 외부와 내부 회로층은 두껍게, 윗면 솔더 레지스트는 얇게 설계하고 바닥면 솔더 레지스트의 두께를 5 ㎛와 25 ㎛ 사이의 두께를 선정하는 바람직하다.

• 마이크로전자및패키징학회지
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• 제22권1호
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• pp.75-81
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• 2015

본 논문에서는 2개의 패시브 소자가 임베디드된 PoP(Package on Package)용 양면 기판의 휨을 감소시키기 위해 유한요소법을 이용한 수치해석과 파라메타 설계를 위한 다구찌법이 사용되었다. 양면 회로층 두께와 솔더 레지스트 두께가 4인자 3수준으로 설계되어 파라메타 영향도가 분석되었다. 또한, 유닛 영역의 솔더 레지스트가 제거하거나 도포된 모델의 휨을 해석하여 솔더 레지스트의 영향도를 분석하였다. 마지막으로 실험을 통해 수치해석과 다구찌법에 의한 파라메타 설계의 효과를 입증하였다. 연구결과에 의하면 휨에 미치는 영향은 볼 사이드에 있는 회로층이 지배적으로 크고 칩 사이드의 회로층이 두 번째로 크며 솔더 레지스트의 영향이 가장 작았다. 또한, 칩 사이드 유닛영역의 솔더 레지스트는 도포 유무에 따른 영향도가 매우 작았다. 한편 기판의 휨은 볼 사이드 회로층의 두께가 얇을수록, 칩 사이드 회로층의 두께와 솔더 레지스트의 두께는 두꺼울수록 감소하였다.

• Journal of Welding and Joining
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• 제32권3호
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• pp.60-67
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• 2014

The ability of electronic packages and assemblies to resist solder joint failure is becoming a growing concern. This paper reports on a study of high speed shear energy of Sn-4.0wt%Ag-0.5wt%Cu (SAC405) solder with different electroless Ni-P thickness, with $HNO_3$ vapor's status, and with various pre-conditions. A high speed shear testing of solder joints was conducted to find a relationship between the thickness of Ni-P deposit and the brittle fracture in electroless Ni-P deposit/SAC405 solder interconnection. A focused ion beam (FIB) was used to polish the cross sections to reveal details of the microstructure of the fractured pad surface with and without $HNO_3$ vapor treatment. A scanning electron microscopy (SEM) and an energy dispersive x-ray analysis (EDS) confirmed that there were three intermetallic compound (IMC) layers at the SAC405 solder joint interface: $(Ni,Cu)_3Sn_4$ layer, $(Ni,Cu)_2SnP$ layer, and $(Ni,Sn)_3P$ layer. The high speed shear energy of SAC405 solder joint with $3{\mu}m$ Ni-P deposit was found to be lower in pre-condition level#2, compared to that of $6{\mu}m$ Ni-P deposit. Results of focused ion beam and energy dispersive x-ray analysis of the fractured pad surfaces support the suggestion that the brittle fracture of $3{\mu}m$ Ni-P deposit is the result of Ni corrosion in the pre-condition level#2 and the $HNO_3$ vapor treatment.