• 대한전자공학회논문지
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• 제24권2호
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• pp.254-259
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• 1987

This paper describes the CMOS standard cell library implemented in double metal single poly gate process with 3\ulcornerm design rule, and its results of testing. This standard cell library contains total 33 cells of random logic gates, flip-flop gates and input/output buffers. All of cell was made to have the equal height of 98\ulcornerm, and width in multiple constant grid of 9 \ulcornerm. For cell data base, the electric characteristics of each cell is investigated and delay is characterized in terms of fanout. As the testing results of Ring Oscillator among the cell library, the average delay time for Inverter is 1.05 (ns), and the delay time due to channel routing metal is 0.65(ps)per unit length.

• 대한전자공학회논문지
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• 제22권1호
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• pp.68-74
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• 1985

이 논문에서는 standard cell의 layout을 위한 doglegging을 하지 않는 channel 배선 시스템에 대하여 서술할 것이다. 이 시스템은 주어진 net list specification을 만족시키기 위하여, 각각 standard cell 의 직선 배열 결합인 두 row 사이의 구평 track에서 이층의 최종 배선 패턴을 만들어 준다. 이 논문에서 사용한 CMOS cell library는 9개의 기본 cell을 가지고 있으며, Mead-Cogway 방식에서의 A-2micron을 사용하여 CIF(Caltech Intermediate From) 형태로 표현되었다. Component library에는 각 cell 내의 pin들의 이름. 위치 및 layer type 등의 입출력 port 특성이 저장되어서, CROUT라는 channel routing program에서 입력 자료로 사용된다. 또 다른 program NETPLOT은 routing 결과를 개략적으로 도시하여 주며, NETCIF에서는 최종의 자세한 layout을 CIF file로 만들어 주고 있다. 기본 cell을 이온하여 set/reset이 있는 dynamic Raster-slave형 D flip-flop에 대한 channel routing의 경우 VAX l1/780 에서 4초의 CPU 시간이 소요되었다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제6권2호
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• pp.74-78
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• 2006

This paper presents a high-speed pulse-based flip-flop with pseudo MUX-type scan compatible with the conventional master-slave flip-flop with MUX-type scan. The proposed flip-flop was implemented as the standard cell library using Samsung 130nm HS technology. The data-to-output delay and power-delay-product of the proposed flip-flop are reduced by up to 59% and 49%, respectively. By using this flop-flop, ARM11 softcore has achieved the maximum 1GHz operating speed.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 1999년도 춘계종합학술대회
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• pp.407-410
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• 1999

0.5$\mu\textrm{m}$ 공정에서는 사용된 Library Cell들의 지연 시간이 커 면적 증가라는 문제를 앉고 있지만, Radix-4 알고리즘의 아키텍쳐를 수용하여 극복할 수 있었다. 그러나 공정 기술의 발달로 인한 Library Cell 자체의 속도 증가에 따라 다시 Radix-2 알고리즘을 수용하여 속도와 면적에 관한 요구를 모두 충족할 수 있게 되었다.

• Journal of information and communication convergence engineering
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• 제20권2호
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• pp.137-142
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• 2022

Monolithic three-dimensional (M3D) logics such as M3D-NAND, M3D-NOR, M3D-buffer, M3D 2×1 multiplexer, and M3D D flip-flop, consisting of modularized M3D inverters (M3D-INVs), have been proposed. In the previous M3D logic, each M3D logic had to be designed separately for a standard cell library. The proposed M3D logic is designed by placing modularized M3D-INVs and connecting interconnects such as metal lines or monolithic inter-tier-vias between M3D-INVs. The electrical characteristics of the previous and proposed M3D logics were simulated using the technology computer-aided design and Simulation Program with Integrated Circuit Emphasis with the extracted parameters of the previously developed LETI-UTSOI MOSFET model for n- and p-type MOSFETs and the extracted external capacitances. The area, propagation delay, falling/rising times, and dynamic power consumption of the proposed M3D logic are lower than those of previous versions. Despite the larger space and lower performance of the proposed M3D logic in comparison to the previous versions, it can be easily designed with a single modularized M3D-INV and without having to design all layouts of the logic gates separately.

• 전자공학회논문지 IE
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• 제48권2호
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• pp.6-11
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• 2011

본 논문은 나노 구조에서 ASIC 표준 라이브러리 셀의 특성에 대하여 전파지연시간 측정의 새로운 설계 방법을 제시하였다. 라이브러리 셀((NOR, AND, XOR 등)에 대한 정확한 시간 정보를 제공함으로서 ASIC 설계 흐름 공정의 시간적 분석을 증진시킬 수 있다. 이러한 분석은 기술 공정에서 반도체 파운드리 팀에게 유용하게 사용할 수 있다. CMOS 소자의 전파지연시간과 SPICE 시뮬레이션 은 트랜지스터 파라미터의 정확도를 예측할 수 있다. 위상오차 축적방법 물리적 실험은 반도체 제조공정($0.11{\mu}m$, GL130SB)으로 실현하였다. 표준 셀 라이브러리에서 전파지연시간은 $10^{-12}$초 단위까지 정확성을 측정할 수 있었다. VLSI STPE를 위한 솔루션은 배치, 시뮬레이션, 그리고 검증에 사용할 수 있다.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2000년도 추계종합학술대회 논문집(2)
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• pp.285-288
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• 2000

In this paper, we propose a Reed-Solomon decoder for the DVD Reed-Solomon(RS) product code based on new efficient euclid cell architecture suitable for Modified Euclid Algorithm. We synthesized the RS decoder using Hyundai 0.65um CMOS standard cell library and compared the performance of the decoder with one of the conventional architectures. The result shows that the proposed euclid cell use about 32% less symbol time.

• 한국음향학회지
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• 제15권5호
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• pp.13-20
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• 1996

현재 신경회로망의 구현에 관한 여러 가지 연구가 진행되고 있으며, 이들 중 신경회로망의 VLSI 구현에 대한 연구가 매우 활발하다. 디지털 신경회로망은 느린 처리속도와 넓은 면적을 차지하는 점이 주요 단점으로 지적되는데 본 논문에서는 neural cell을 곱셈과 덧셈을 Binary Convolution 기법과 Counter를 사용하여 설계함으로써 속도를 높이고 단위 뉴런의 소요 Tr수를 줄여 그 소요 면적을 줄이도록 하였다. 본 cell의 구조를 이용하여 layer당 16개씩의 cell을 가지는 3-layer neural network을 구성하였을 경우 0.8${\mu}$ standard cell 설계시 50MHz까지 동작하였으며 26MCPS의 동작을 확보하였다.

• 대한전자공학회논문지SD
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• 제43권9호
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• pp.38-43
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• 2006

CMOS image sensor는 집적회로 구현이 가능하여 사이즈를 줄일 수 있고 저전력으로 구현이 가능하며 효율적인 영상처리를 할 수 있다는 장점을 갖고 있다. 그러나 불량화소의 발생은 곧 화질의 저하로 연결되기 때문에 불량화소를 검출하는 방법에 대한 연구가 필요하다. 본 논문에서는 CMOS image sensor에 사용되는 효율적인 불량화소 검출 알고리듬과 그 하드웨어를 제안하였다. 불량화소를 검출하기 위하여 본 논문에서 제안한 방법은 Scan, Trace, Detection의 단계를 거친다. 시뮬레이션 결과 특정 조건에서는 99.99%의 불량화소 걸출 성공률을 나타냈다. 제안된 알고리듬은 Verilog HDL로 구현되었으며, 0.25 CMOS standard cell library에서 3.2k개의 게이트 수를 갖는다.

• 대한전자공학회논문지TC
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• 제39권10호
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• pp.11-20
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• 2002

본 논문에서 제 2세대 및 2.5세대 유럽 이동통신 표준인 GSM/GPRS에서 사용하는 MLSE 등화기의 하드웨어/소프트웨어 통합 설계를 제시한다. 이를 위해 Viterbi 알고리즘을 기본으로 하는 상관 방식(correlation)의 MLSE 기법 적응 등화기에 대한 알고리즘을 분석하고, TI사의 TMS320C5x 시뮬레이터를 사용하여 등화기의 연산량을 추정하였으며, 삼성의 0.5㎛ standard cell library (STD80)를 이용한 로직합성을 통해 하드웨어 크기를 추정하였다. 이를 기반으로 연산 요구량이 많은 블록에 대해 전용의 하드웨어로 구현함으로써 DSP의 연산 부담을 줄일 수 있다. 또한 연산 요구량이 적은 나머지 블록은 DSP로 설계하여 비교적 간단한 시스템 설계 방법을 결정할 수 있다. 이러한 설계방법을 이용하여 등화기의 효율적인 하드웨어/소프트웨어 통합 설계를 제안한다.