• Electronics and Telecommunications Trends
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• v.27 no.5
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• pp.109-125
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• 2012

액정 디스플레이의 산업 규모는 놀라운 속도로 확대되고 있다. 그 원동력이 된 것이 박막 트랜지스터(Thin Film Transistor: TFT) 기술의 발전에 있다. 비정질 실리콘(Amorphous Silicon: a-Si) TFT 기술은 대형 액정 TV를 탄생시키고, 저온 폴리실리콘 TFT는 휴대전화 등의 중소형 디스플레이와 AMOLED의 핵심 기술이 되었다. 또한 다양한 TFT 기술 seeds가 계속해서 출현하여 정보 인프라와 생활 스타일에 맞춘 새로운 정보기기의 출현을 예감시키고 있다. 새로운 응용제품의 요구는 새로운 기술 개발의 견인차가 되고 있다. 최근에는 이러한 요구에 따라 산화물 TFT, 마이크로 결정실리콘(microcrystalline Si: ${\mu}c-Si$) TFT, 유기물 TFT 등의 기술도 활발하게 연구개발되고 있다. 본고에서는 지금까지의 TFT 기술 개발의 발전사를 뒤돌아보고 지금부터의 발전 방향을 박막 트래지스터 기술 이노베이션 관점으로부터 전망하였다.

• 한국정보디스플레이학회:학술대회논문집
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• 2002.08a
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• pp.153-156
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• 2002

We have developed a pixel structure for reflective color TFT-LCD which can display 27-color in still-image. The proposed pixel can display 3 gray scale in still image; white, black and median gray. This paper shows the concept and the driving method of the proposed pixel. Finally this paper compares power consumption and area with the Toshiba's DMOG technology.

• Journal of the Institute of Electronics Engineers of Korea SP
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• v.44 no.5
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• pp.20-27
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• 2007

Generally, the TFT-LCD image signal have nonuniform brightness and are composed of largely varying background signal, noise signal and abruptly changing Mura signal within Mura region. In this paper, Mura region enhancing algorithms using the proposed modified-MTF, which describes how human-visual-system's sensitivity varies in frequency domain, is proposed. The validity of the proposed algorithm was demonstrated ideal 1-dimensional signal and also then it was also tested TFT-LCD image. By the experimental results, the proposed algorithm is very effective in TFT-LCD image Mura enhancement.

• Proceedings of the Korean Vacuum Society Conference
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• 2013.02a
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• pp.427-427
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• 2013

잉크젯 프린팅 방법은 전도성 고분자 물질을 잉크 재료로 사용하여 전자 소자의 전극 패턴을 형성할 수 있으며 비접촉, drop-on-demand 공정으로 현재 많은 관심을 받고 있는 연구 분야이다. Ag는 $1.59{\mu}m{\cdot}cm$의 저항을 나타내는 가장 낮은 저항을 가지고 있는 물질 중의 하나이며, Ag 전도성 잉크는 고전도 패턴의 형성을 위해 현재 많이 사용되고 있는 물질이다. 본 연구에서는 a-IGZO 박막을 채널층으로 사용하여 Ag S/D 전극을 잉크젯 프린팅 방법으로 형성하여 산화물 트랜지스터를 제작하였다. a-IGZO 채널층은 $SiO_2$가 증착된 Si 기판위에 스퍼터링 방식으로 80 nm의 두께로 형성하였다. Ag S/D 전극은 10 pl의 카트리지가 장착된 Fujifilm Dimatix DMP 2800 장비를 사용하여 형성하였으며, 프린팅 후 $130^{\circ}C$로 20분간 열처리를 하였다. Fig. 1은 잉크젯 프린팅된 Ag S/D을 가진 a-IGZO의 트랜지스터 특성을 보여준다. 채널 W/L가 90/$50{\mu}m$ 구간에서 드레인 전압이 50 V 일때, 전계효과이동도 $0.27cm^2$/Vs, 문턱전압 6.03 V, 문턱전압 아래의 기울기 값은 2.06 V/dec를 얻었다. 이와 같은 특성은 잉크젯 프린팅 방법으로 Ag S/D 전극을 형성함으로써 산화물 TFT에서 잉크젯 프린팅 방식의 다양한 응용 가능성을 확인할 수 있었다.

• Journal of the Korean Institute of Electrical and Electronic Material Engineers
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• v.27 no.7
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• pp.472-476
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• 2014

We report the characteristics of thin-film transistor (TFT) to make the bi-channel structure with stacked $Mg_{0.1}Zn_{0.9}O$ (Mg= 10 at.%) and ZnO. The ZnO and $Mg_{0.1}ZnO_{0.9}O$ thin films were deposited by radio frequency (RF) co-sputter system onto the thermally oxidized silicon substrate. A total thickness of active layer was 50 nm. Firstly, the ZnO thin films were deposited to control the thickness from 5 nm to 30 nm. Sequentially, the $Mg_{0.1}ZnO_{0.9}O$ thin films were deposited to change from 45 nm to 20 nm. The bi-layer TFT shows more improved properties than the single layer TFT. The field effect mobility and subthreshold slope for $Mg_{0.1}ZnO_{0.9}O$/ZnO-TFT are $7.40cm^2V^{-1}s^{-1}$ and 0.24 V/decade at the ZnO thickness of 10 nm, respectively.

• Journal of the Korean Institute of Telematics and Electronics
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• v.27 no.12
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• pp.1865-1869
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• 1990

N-Channel polysilicon MOSFETs (W/L=20/1.5, 3, 5.10\ulcorner) were fabricated using RTP (Rapid Thermal Processor) and hydrogen passivation. The N+ source, drain and gate were annealed and recrystallized using RTP at temperature of 1000\ulcorner-1100\ulcorner. But the active areas were not specially crystallized before growing the gate oxide. Without the hydrogen passivarion, excellent transistor characteristics (ON/OFF=5.10**6, S=85MV/DEC, IL=51pA/\ulcorner) were obtained for 1.5\ulcorner MOSFET. Also the transistor characteristics were improved by hydrogen passivation.

• Proceedings of the Korean Institute of Electrical and Electronic Material Engineers Conference
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• 2008.11a
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• pp.40-40
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• 2008

$InGaZnO_4$ based thin film transistors (TFTs) are of interest for large area and low cost electronics. The TFTs have strong potential for application in flat panel displays and portable electronics due to their high field effect mobility, high on/off current ratios, and high optical transparency. The application of such room temperature processed transistors, however, is often limited by the operation voltage and long-tenn stability. Therefore, attaining an optimum thickness is necessary. We investigated the thickness dependence of a room temperature grown $MgO_{0.3}BST_{0.7}$ composite gate dielectric and an $InGaZnO_4$ (IGZO) active semiconductor on the electrical characteristics of thin film transistors fabricated on a polyethylene terephthalate (PET) substrate. The TFT characteristics were changed markedly with variation of the gate dielectric and semiconductor thickness. The optimum gate dielectric and active semiconductor thickness were 300 nm and 30 nm, respectively. The TFT showed low operating voltage of less than 4 V, field effect mobility of 21.34 cm2/$V{\cdot}s$, an on/off ratio of $8.27\times10^6$, threshold voltage of 2.2 V, and a subthreshold swing of 0.42 V/dec.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.351.1-351.1
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• 2014

In this study, we prepared the solution-based In-Ga-Zn oxide thin film transistors (IGZO TFTs) of multistacked active layer and characterized the gate bias instability by measuring the change in threshold voltage caused by stacking. The solutions for IGZO active layer were prepared by In:Zn=1:1 mole ratio and the ratio of Ga was changed from 20% to 30%. The TFTs with multistacked active layer was fabricated by stacking single, double and triple layers from the prepared solutions. As the number of active layer increases, the saturation mobility shows the value of 1.2, 0.8 and 0.6 (). The electrical properties have the tendency such as decreasing. However when gate bias VG=10 V is forced to gate electrode for 3000 s, the threshold voltage shift was decreased from 4.74 V to 1.27 V. Because the interface is formed between the each layers and this affected the current path to reduce the electrical performances. But the uniformity of active layer was improved by stacking active layer with filling the hole formed during pre-baking so the stability of device was improved. These results suggest that the deposition of multistacked active layer improve the stability of the device.

• Electrical & Electronic Materials
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• v.11 no.11
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• pp.22-27
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• 1998

We have investigated the effect of an ion shower doping of the laser annealed poly-Si films at an elevated substrate temperatures. The substrate temperature was varied from room temperature to 300$^{\circ}C$ when the poly-Si film was doped with phosphorus by a non-mass-separated ion shower. Optical, structural, and electrical characterizations have been performed in order to study the effect of the ion showering doping. The sheet resistance of the doped poly-Si films was decreased from7${\times}$106 $\Omega$/$\square$ to 700 $\Omega$/$\square$ when the substrate temperature was increased from room temperature to 300$^{\circ}C$. This low sheet resistance is due to the fact that the doped film doesn't become amorphous but remains in the polycrystalline phase. The mildly elevated substrate temperature appears to reduce ion damages incurred in poly-Si films during ion-shower doping. Using the ion-shower doping at 250$^{\circ}C$, the field effect mobility of 120 $\textrm{cm}^2$/(v$.$s) has been obtained for the n-channel poly-Si TFTs.

• Proceedings of the Korean Vacuum Society Conference
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• 2014.02a
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• pp.274-274
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• 2014

금속칼코게나이드 화합물중 하나인 $MoS_2$는 초저 마찰계수의 금속성 윤활제로 널리 사용되고 있으며 흑연과 비슷한 판상 구조를 지니고 있어 기계적 박리법을 통한 그래핀의 발견 이후 2차원 박막 합성법에 대한 활발한 연구가 진행되고 있다. 최근 다양한 응용이 진행 중인 그래핀의 경우 높은 전자이동도, 기계적 강도, 유연성, 열전도도 등 뛰어난 물리적 특성을 지니고 있으나 zero-bandgap으로 인한 낮은 on/off ratio는 thin film transistor (TFT), 논리회로(logic circuit) 등 반도체 소자 응용에 한계가 있다. 하지만 $MoS_2$는 벌크상태에서 약 1.2 eV의 indirect band-gap을 지닌 반면 단일층의 경우 1.8 eV의 direct-bandgap을 나타내고 있다. 또한 단일층 $MoS_2$를 이용하여 $HfO_2/MoS_2/SiO_2$ 구조의 트랜지스터를 제작하였을 때 $200cm^2/v^{-1}s^{-1}$의 높은 mobility와 $10^8$ 이상의 on/off ratio 나타낸다는 연구가 보고되어 있어 박막형 트랜지스터 응용을 위한 신소재로 주목을 받고 있다. 한편 2차원 $MoS_2$ 박막을 합성하기 위한 대표적인 방법인 기계적 박리법의 경우 고품질의 단일층 $MoS_2$ 성장이 가능하지만 대면적 합성에 한계를 지니고 있으며 화학기상증착법(CVD)의 경우 공정 gas의 분해를 위한 높은 온도가 요구되므로 박막형 투명 트랜지스터 응용을 위한 플라스틱 기판으로의 in-situ 성장이 어렵기 때문에 이를 보완할 수 있는 $MoS_2$ 박막 합성 공정 개발이 필요하다. 특히 Plasma enhanced chemical vapor deposition (PECVD) 방법은 공정 gas가 전기적 에너지로 분해되어 chamber 내부에서 cold-plasma 형태로 존 재하기 때문에 박막의 저온성장 및 대면적 합성이 가능하며 고진공을 바탕으로 합성 중 발생하는 오염 요소를 효과적으로 제어할 수 있다. 본 연구에서는PECVD를 이용하여 plasma power, 공정압력, 공정 gas의 유량 등 다양한 공정 변수를 조절함으로써 저온, 저압 조건하에서의 $MoS_2$ 박막 성장 가능성을 확인하였으며 전구체로는 Mo 금속과 $H_2S$ gas를 사용하였다. 또한 향후 flexible 소자 응용을 위한 플라스틱 기판의 녹는점을 고려하여 공정 온도는 $300^{\circ}C$ 이하로 설정하였으며 합성된 $MoS_2$ 박막의 두께 및 화학적 구성은 Raman spectroscopy를 이용하여 확인 하였다. 공정온도 $200^{\circ}C$와 $150^{\circ}C$에서 성장한 $MoS_2$ 박막의 Raman peak의 경우 상대적으로 낮은 공정온도로 인하여 Mo와 H2S의 화학적 결합이 감소된 것을 관찰할 수 있었고 $300^{\circ}C$의 경우 약 $26{\sim}27cm^{-1}$의 Raman peak 간격을 통해 5~6층의 $MoS_2$ 박막이 형성 된 것을 확인할 수 있었다.