• 한국통신학회논문지
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• 제25권4A호
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• pp.539-545
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• 2000

본 논문에서는 Radix-4 방식의 64-state, R=1/2, 3비트 연판정 Viterbi 복호기를 설계하고 FLEX10K CPLD 칩으로 제작하였다. Viterbi 복호기 동작을 고속화하기 위해 Viterbi 복호기를 구성하고 있는 모듈인 ACS, BMU, TB 구조를 제시하였다. 실제 ASIC 설계시, CPLD 칩으로 제작한 것 보다 6∼7 배의 속도를 빨리할 수 있으므로 본 연구에서 제시한 40Mb/s급 Viterbi 복호기 구조는 200Mb/s급 무선멀티미디어통신에서 적용할 수 있다.

• 전기학회논문지P
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• 제58권4호
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• pp.623-626
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• 2009

In this paper, we applied new analog viterbi decoder to decode PR(1,2,2,1) signal for DVD and analyze the specific and signal characteristics. We implemented the parallel analog viterbi decoder and the convolution digital viterbi decoder(the digital PRML) utilizing the technology of analog parallel processing circuits. The proposed analog viterbi decoder can replace the conventional digital viterbi decoder by a new one. Our circuits design the low distortion and the high accuracy over the previous implementation. Through the parallel structure of the proposed viterbi decoder, we got the achievement of the decoding speed by the multiple times.

• 정보처리학회논문지C
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• 제13C권1호
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• pp.75-82
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• 2006

본 논문에서는 이중 Viterbi 복호기를 가지는 공간-주파수 부호화된 직교 주파수분할다중화 방식을 제안하고 분석한다. 여기서는 이진 정보원 부호를 컨볼루션 부호화한 후 서로 독립적인 두 개의 반을 직교 주파수분할다중화 심볼이 생성된다. 수신기는 복조된 신호를 이중 Viterbi 복호기를 이용하여 독립적으로 복호하고, 이들의 경로 메트릭을 비교한다. 따라서 기존 시스템에서의 복구된 이진 데이터는 단순한 Viterbi 복호기의 출력으로 나타나는 반면 제안된 방식에서는 분절길이 내에서 큰 경로 메트릭을 가지는 부호열의 조합이 된다. 그 결과, 제안된 공간-주파수 부호화된 직교 주파수분할다중화 방식은 기존의 시스템에 비하여 모든 신호대 잡음비 영역에서 향상된 성능을 갖는다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2008년도 제39회 하계학술대회
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• pp.1939-1940
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• 2008

1967년 Andrew J. Viterbi에 의해 처음 제안된 Viterbi 알고리즘은 길쌈부호(convolution code)의 대표적인 복호방법으로 현재 통신 기술 중에서 가장 많이 쓰이는 것 중에 하나이다. Viterbi decoder는 사용되는 시스템의 사양에 따라 에러 수정 능력이 다른데 통신 channel 상의 오류뿐만 아니라 Viterbi decoder내부에 있는 메모리에서 발생하는 오류도 Viterbi decoder의 에러 수정 능력에 영향을 준다. 본 논문에서는 일반적으로 많이 확인되었던 channel상의 오류와 함께 Viterbi decoder내부에 있는 메모리에서 오류가 발생했을 때 복.부호기의 사양에 따른 에러정정능력을 분석하였다.

• 전자공학회논문지C
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• 제36C권1호
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• pp.1-11
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• 1999

본 논문에서는 이동 통신 시스템에서 많이 사용되는 다양한 사양의 비터비 복호기를 자동으로 생성할 수 있는 가변적 비터비 복호기의 설계방법을 제안한다. 여기서 제안하는 가변적 비터비 복호기는 구속장, 부호율, 생성다항식 등의 길쌈부호기 사양, 프레임당의 비트 수, 전송 속도 등의 데이터 전송 사양, 그리고 복호기의 성능을 위한 연판정 비트수 등을 매개 변수화(parameterization)하여, 사용자가 제공하는 사양변수에 맞는 비터비 복호기를 최적으로 자동 생성하도록 설계되었다. 이를 위해 C 언어로 설계된 사용자 인터페이스 환경 모듈을 구현하였고, 또한 VHDL 언어와 generic 변수를 활용한 비터비 복호기의 기능 블록 모듈이 계층 구조적으로 설계되었다. 설계된 가변적 비터비 복호기의 검증을 위해, IS-95 CDMA 시스템의 규격에 맞는 비터비 복호기를 자동 생성하여 기존의 설계된 내용과 비교 검증하였다. 제안된 방식은 앞으로 사양이 조금씩 바뀔 때마다 비터비 복호기를 새로이 설계할 필요없이, 변경된 사양만 제공함으로써 매우 빠른 시간내에 변경된 하드웨어 설계를 얻을 수 있는 새로운 설계방식이라 할 수 있다.

• The Journal of the Acoustical Society of Korea
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• 제13권2E호
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• pp.58-67
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• 1994

HMM을 이용한 알고리즘은 대용량 음성인식 시스템을 비롯하여 많은 시스템에 적용되어 왔다. 음성인식 시스템을 범용의 프로세서들을 가지고 구현할 경우 많은 계산량과 데이터들로 말미암아 실시간의 성능을 얻을 수 없다. 따라서 실시간 음성인식을 위해서는 인식을 가속화 시키기 위한 전용 하드웨어를 개발하는 것이 요구되어진다. 본 논문에서는 HMM을 이용한 격리단어 인식 시스템을 구현하는 내용을 다루고 있다. 음성인식 시스템은 호스트 컴퓨터와 DSP 보드 그리고 프로토타입 Viterbi scoring 보드로 이루어져 있다. 음성신호로부터 특징 벡터를 추출하는 과정은 DSP 보드에서 이루어지고, Viterbi scoring 보드는 세 개의 field-programmable gate array 칩들을 사용하여 설계되었다. Viterbi scoring 보드는 하드웨어적으로 효율적인 Viterbi scoring 구조를 채택하고 있고 음성인식을 위한 Viterbi 알고리즘을 수행한다. 제작된 시스템은 10MHz로 동작하고, 한 프레임 즉 10ms 동안에 100.000 스테이트를 처리할 수 있다.

• 대한전기학회:학술대회논문집
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• 대한전기학회 2006년 학술대회 논문집 정보 및 제어부문
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• pp.375-377
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• 2006

A Analog parallel processing-based Viterbi decoder which decodes PRML signal of DVD has been designed by CMOS circuit. The analog processing-based Viterbi decoder implements are functions of the conventional digital Viterbi decoder utilizing the analog parallel processing circuit technology. The Analog parallel processing-based Viterbi decoding technology is applied for the PR(1,2,2,1) signal decoding of DVD. The benefits are low power consumption and less silicon consumption. In this paper, the comparison of the Analog parallel processing-based Viterbi Decoder which has a function of the error correction between Max operation and Average operation is discussed.

• 한국정보통신학회논문지
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• 제3권4호
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• pp.831-837
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• 1999

본 논문에서는 Viterbi 복호기의 동작을 고속화할 수 있는 구조를 제시하였고, 제시된 방식으로 설계된 Viterbi 복호기를 CPLD 칩으로 구현하였다. Altera사의 Design Compiler를 이용하여 FLEX10K 칩에 합성한 Viterbi 복호기는 최고 20[Mbps]급 전송속도를 갖고 있으며, ASIC 설계시 100Mbps 이상의 속도가 가능하므로 고속 무선멀티미디어통신 시스템의 오류정정부호로 적용될 수 있다.

• 한국통신학회논문지
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• 제27권6C호
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• pp.601-609
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• 2002

DAB 시스템이 요구하는 최대 출력 데이터율을 지원하는 Viterbi 디코더의 효율적인 구조를 제안하고 설계하였다. DAB 수신기에서 Viterbi 디코더는 매우 많은 연산량을 수행하는 부분이며, 이를 위하여 고속으로 동작하는 전용 하드웨어로 설계하는 것이 바람직하다. 본 논문에서는 시스템의 전력소모를 줄이기 위하여 puncturing을 사용하는 Viterbi 디코더에 SST 방식을 적용하였다. 설계면적을 감소시키기 위하여 puncturing vector table을 수정.재배치하여 hardwired logic으로 구현하였으며, 새로운 re-scaling 방식을 제안하여 패스 메트릭을 저장하는데 필요한 워드길이을 최적화시켰다. 제안된 re-scaling 방식은 패스 메트릭을 re-scaling하는데 필요한 연산량을 크게 감소시킨다. 또한 브랜치 메트릭을 계산하는데 필요한 연산량을 줄이기 위하여 미리 계산된 값을 사용하는 방식을 제안하였다. 설계된 Viterbi 디코더는 삼성 0.35$\mu$ 표준셀 라이브러리를 이용하여 합성하였으며, 작은 면적을 차지하고 전력 소모가 적음을 확인하였다.

• ETRI Journal
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• 제35권5호
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• pp.767-774
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• 2013

In this paper, a novel parallel Viterbi decoding scheme is proposed to decrease the decoding latency and power consumption for the software-defined radio (SDR) system. It implements a divide-and-conquer approach by first dividing a block into a series of subblocks, then performing independent Viterbi decoding for each subsequence, and finally merging the surviving subpaths into the final path. Moreover, a network-on-chip-based SDR platform is used to evaluate the performance of the proposed parallel Viterbi decoding scheme. The experiment results show that our scheme can speed up the Viterbi decoding process without increasing the BER, and it performs better than the current state-of-the-art methods.