• ETRI Journal
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• 제26권6호
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• pp.589-596
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• 2004

Packaging technologies for a broadband and narrowband modulator with a traveling wave electro-absorption modulator (TWEAM) device were developed. In developing a broadband modulator, the effects of the device and packaging designs on the broadband performance were investigated. The optimized designs were obtained through a simulation with the result that we developed a broadband modulator with a 3 dB bandwidth of 38 GHz in the electrical-to-optical (E/O) response, an electrical return loss of less than -10 dB at up to 26 GHz, an rms jitter of 1.832 ps, and an extinction ratio of 5.38 dB in a 40 Gbps non-return to zero (NRZ) eye diagram. For analog application, the effect of the RF termination scheme on the fractional bandwidth was studied. The microstrip line with a double stub as a matching circuit and a laser trimming process were used to obtain an $S_{11}$ of -34.58 dB at 40 GHz and 2.9 GHz bandwidth of less than -15 dB.

• JSTS:Journal of Semiconductor Technology and Science
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• 제9권3호
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• pp.160-165
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• 2009

A 12b 2 MS/s cyclic ADC processing 3.3 Vpp single-ended rail-to-rail input signals is presented. The proposed ADC demonstrates an offset voltage less than 1 mV without well-known calibration and trimming techniques although power supplies are directly employed as voltage references. The SHA-free input sampling scheme and the two-stage switched op-amp discussed in this work reduce power dissipation, while the comparators based on capacitor-divided voltage references show a matched full-scale performance between two flash sub ADCs. The prototype ADC in a $0.18{\mu}m$ 1P6M CMOS demonstrates the effective number of bits of 11.48 for a 100 kHz full-scale input at 2 MS/s. The ADC with an active die area of $0.12\;mm^2$ consumes 3.6 m W at 2 MS/s and 3.3 V (analog)/1.8 V (digital).

• 전기전자학회논문지
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• 제7권2호
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• pp.245-252
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• 2003

디지털 보정 기능을 갖는 CMOS 압력 센서의 인터페이스 회로를 설계하였다. 인터페이스 회로는 아날로그 부분과 디지털 부분으로 구성되어 있다. 아날로그 부분은 센서로부터 발생한 약한 신호를 증폭시키는 역할을 담당하고 디지털 부분은 온도 보상 및 오프셋 보정 기능을 담당하며 센서 칩과 보정을 조정하는 마이크로컨트롤러와의 통신을 담당한다. 디지털 부분은 I2C 직렬 인터페이스, 메모리, 트리밍 레지스터 및 제어기로 구성된다. I2C 직렬 인터페이스는 IO 핀 수 및 실리콘 면적 면에서 실리콘 마이크로 센서의 요구에 맞게 최적화 되었다. 이 설계의 주요 부분은 최적화된 I2C 프로토콜을 구현하는 제어 회로를 설계하는 것이다. 설계된 칩은 IDEC의 MPW를 통하여 제작되었다. 칩의 테스트를 위하여 테스트 보드를 제작하였으며 테스트 결과 예상한대로 디지털 보정기능이 잘 수행됨을 확인하였다.

• 한국정보통신학회:학술대회논문집
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• 한국정보통신학회 2015년도 춘계학술대회
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• pp.832-836
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• 2015

본 논문에서는 센서 응용에 아날로그 회로 트리밍이나 chip ID 저장에 사용되는 로직 공정 기반의 Dual Program Voltage를 이용한 MTP (Multi-Time Programmable) IP (Intellectual Property)용 DC-DC 컨버터를 설계하였다. DC-DC 컨버터는 VPP (=5.25V), VNN (=-5.25V)과 VNNL ($=2{\cdot}VNN/5$)의 전압을 공급하는 회로로 MOS 커패시터를 사용하였고, 3.3V 소자만 사용하여 설계하였다. VPP와 VNN은 각각 2단과 5단으로 구성되어 있다. 그리고 펌핑전류는 VPP와 VNN 각각 $9.17{\mu}A$와 $9.7{\mu}A$이다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2011년도 춘계학술대회
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• pp.687-691
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• 2011

본 논문에서는 아날로그 트리밍용으로 사용되는 $0.18{\mu}m$ generic 공정 기반의 EM(Electro-Migration)과 eFuse의 저항 변동을 고려한 8bit eFuse OTP (One-Time Programmable) 메모리를 설계하였다. eFuse OTP 메모리는 eFuse에 인가되는 program power를 증가시키기 위해 external program voltage를 사용하였으며, 프로그램되지 않은 cell에 흐르는 read current를 낮추기 위해 RWL (Read Word-Line) activation 이전에 BL을 VSS로 precharging하는 방식과 read NMOS transistor를 최적화 설계하였다. 그리고 프로그램된 eFuse 저항의 변동을 고려한 variable pull-up load를 갖는 sensing margin test 회로를 설계하였다. 한편 eFuse link의 length를 split하여 eFuse OTP의 프로그램 수율 (program yield)을 높였다.

• 한국정보통신학회:학술대회논문집
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• 한국해양정보통신학회 2010년도 추계학술대회
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• pp.84-87
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• 2010

본 논문에서는 power management IC에 사용되는 아날로그 트리밍용 antifuse OTP 셀을 제작하였다. VPP (=7V)와 VNN (=-5V)의 Dual program voltage를 이용하는 antifuse OTP 셀은 antifuse 양단에 hard breakdown 이상의 전압을 인가하여 thin gate oxide를 breakdown시킨다. $0.18{\mu}m$ BCD 공정을 이용하여 제작된 antifuse OTP 셀의 면적은 $48.01{\mu}m^2$으로 eFuse OTP 셀 면적의 44.6% 수준이다. 20개의 테스트 패턴을 측정한 결과 프로그램 후 antifuse의 저항은 수 $k{\Omega}$ 이하로 양호하게 측정되었다.

• 한국정보전자통신기술학회논문지
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• 제13권1호
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• pp.64-71
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• 2020

전력 반도체 소자의 게이트 구동 칩의 아날로그 회로를 트리밍하기 위해서는 eFuse OTP IP가 필요하다. 기존의 NMOS 다이오드 형태의 eFuse OTP 셀은 셀 사이즈가 작은 반면 DNW(Deep N-Well) 마스크가 한 장 더 필요로 하는 단점이 있다. 본 논문에서는 CMOS 공정에서 추가 공정이 필요 없으면서 셀 사이즈가 작은 PMOS-다이오드 형태의 eFuse OTP 셀을 제안하였다. 본 논문에서 제안된 PMOS-다이오드 형태의 eFuse OTP 셀은 N-WELL 안에 형성된 PMOS 트랜지스터와 기억소자인 eFuse 링크로 구성되어 있으며, PMOS 트랜지스터에서 기생적으로 만들어지는 pn 접합 다이오드를 이용하였다. 그리고 PMOS-다이오드 형태의 eFuse 셀 어레이를 구동하기 위한 코어 구동회로를 제안하였으며, SPICE 모의실험 결과 제안된 코어 회로를 사용하여 61㏀의 post-program 저항을 센싱하였다. 한편 0.13㎛ BCD 공정을 이용하여 설계된 PMOS-다이오드 형태의 eFuse OTP 셀과 512b eFuse OTP IP의 레이아웃 사이즈는 각각 3.475㎛ × 4.21㎛ (=14.62975㎛2)과 119.315㎛ × 341.95㎛ (=0.0408㎟)이며, 웨이퍼 레벨에서 테스트한 결과 정상적으로 프로그램 되는 것을 확인하였다.

• 한국정보통신학회논문지
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• 제18권1호
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• pp.115-122
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• 2014

본 논문에서는 eFuse OTP 메모리가 넓은 동작전압 영역을 갖도록 하기 위해서 V2V($=2V{\pm}10%$)의 regulation된 전압을 이용한 RWL 구동회로와 BL 풀-업 부하회로를 제안하므로 수 십 $k{\Omega}$의 post-program 저항을 센싱하면서 OTP 셀의 blowing되지 않은 eFuse를 통해 흐르는 읽기 전류를 $100{\mu}A$ 이내로 억제하여 신뢰성을 확보하였다. 그리고 OTP 셀 어레이 사이즈를 1행 ${\times}$ 32열과 4행 ${\times}$ 8열의 경우에 대해 OTP IP 크기를 비교한 결과 32비트 eFuse OTP의 레이아웃 면적은 각각 $735.96{\mu}m{\times}61.605{\mu}m$ ($=0.04534mm^2$), $187.065{\mu}m{\times}94.525{\mu}m$ ($=0.01768mm^2$)로 4행 ${\times}$ 8열의 32비트 eFuse OTP 사이즈가 1행 ${\times}$ 32열의 32비트 eFuse OTP 사이즈보다 더 작은 것을 확인하였다.

• 한국정보전자통신기술학회논문지
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• 제11권6호
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• pp.742-750
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• 2018

본 논문에서는 $0.13{\mu}m$ BCD 공정 기반에서 5V MOS 소자만 사용하여 zero layer FTP 셀이 가능하도록 하기 위해 tunnel oxide 두께를 기존의 $82{\AA}$에서 5V MOS 소자의 gate oxide 두께인 $125{\AA}$을 그대로 사용하였고, 기존의 DNW은 BCD 공정에서 default로 사용하는 HDNW layer를 사용하였다. 그래서 제안된 zero layer FTP 셀은 tunnel oxide와 DNW 마스크의 추가가 필요 없도록 하였다. 그리고 메모리 IP 설계 관점에서는 designer memory 영역과 user memory 영역으로 나누는 dual memory 구조 대신 PMIC 칩의 아날로그 회로의 트리밍에만 사용하는 single memory 구조를 사용하였다. 또한 BGR(Bandgap Reference Voltage) 발생회로의 start-up 회로는 1.8V~5.5V의 전압 영역에서 동작하도록 설계하였다. 한편 64비트 FTP 메모리 IP가 power-on 되면 internal reset 신호에 의해 initial read data를 00H를 유지하도록 설계하였다. $0.13{\mu}m$ Magnachip 반도체 BCD 공정을 이용하여 설계된 64비트 FTP IP의 레이아웃 사이즈는 $485.21{\mu}m{\times}440.665{\mu}m$($=0.214mm^2$)이다.

• 한국정보전자통신기술학회논문지
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• 제16권6호
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• pp.509-518
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• 2023

본 논문에서는 아날로그 회로 트리밍과 Calibration 등에 필요한 4Kb Poly-Fuse OTP IP를 설계하였다. NMOS Select 트랜지스터와 Poly-Fuse 링크로 구성된 Poly-Fuse OTP 셀의 BL 저항을 줄이기 위해 BL은 Metal 2와 Metal 3를 stack하였다. 그리고 BL 라우팅 저항을 줄이기 위해 4Kb 셀은 64행 × 32열 Sub-block 셀 어레이 2개로 나뉘었으며, BL 구동회로는 Top과 Bottom으로 나누어진 2Kb Sub-block 셀 어레이의 가운데에 위치하고 있다. 한편 본 논문에서는 1 Select 트랜지스터에 1 Poly-Fuse 링크를 사용하는 OTP 셀에 맞게 코어회로를 제안하였다. 그리고 OTP IP 개발 초기 단계에서 프로그램되지 않은 Poly-Fuse의 저항이 5kΩ까지 나올수 있는 경우까지를 고려한 데이터 센싱 회로를 제안하였다. 또한 Read 모드에서 프로그램되지 않은 Poly-Fuse 링크를 통해 흐르는 전류를 138㎂ 이하로 제한하였다. DB HiTek 90nm CMOS 공정으로 설계된 Poly-Fuse OTP 셀 사이즈는 11.43㎛ × 2.88㎛ (=32.9184㎛2)이고, 4Kb Poly-Fuse OTP IP 사이즈는 432.442㎛ × 524.6㎛ (=0.227mm²)이다.