• JSTS:Journal of Semiconductor Technology and Science
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• 제12권3호
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• pp.266-269
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• 2012

High-efficiency built-in redundancy analysis (BIRA) is presented. The proposed BIRA uses three techniques to achieve a high repair rate using spare mapping registers with adjustable fault tags to reduce area overhead. Simulation results show that the proposed BIRA is a reasonable solution for embedded memories.

• 한국전기전자재료학회논문지
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• 제19권3호
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• pp.287-291
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• 2006

This paper describes mechanical and electric properties of ACSR $410\;mm^2$ conductor from many of older overhead conductor. Samples of conductors itemized two division according to operation sector, green area, salt and pollution area. Samples of conductors operated various environment conditions have undergone laboratory metallurigical investigation and tensile strength torsional ductility and electrical performance. The steel core were found to have retained their original properties to a large degree in both tensile strength and the number of turns to failure. On the other hand the aluminum conductor showed reductions in tensile strength. To determine the remaining useful life of aged conductor, an unacceptable deterioration level has to established for each diagnostic procedure.

• 전자공학회논문지
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• 제49권9호
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• pp.237-243
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• 2012

최근의 시스템 온 칩 (SoC) 설계 기술의 발전에 따라, 수백개의 임베디드 메모리 코어들이 칩의 대부분의 면적을 차지하고 있다. 그러므로 시스템 온 칩의 수율은 임베디드 메모리 코어들의 수율에 따라 결정된다고 볼 수 있다. 최적의 수리 효율을 가지는 built-in self repair (BISR)을 모든 메모리들이 가지고 있게 된다면 면적의 부담이 너무 크다. 본 논문에서는 이와 같은 면적의 부담을 줄이기 위하여 메모리들을 그룹화 한 후에 비트맵 메모리를 공유하여 면적 부담을 크게 줄이는 방법을 제안한다. 제안하는 비트맵 메모리 공유방법은 built-in redundancy analysis (BIRA)의 면적을 크게 줄일 수 있다. 실험결과를 통해서 보면 제안하는 방법이 면적 부담을 대략 80%정도 줄이는 것을 확인 할 수 있다.

• 센서학회지
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• 제29권1호
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• pp.68-73
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• 2020

This paper proposes an asynchronous circuit design methodology using a new Single Gate Sleep Convention Logic (SG-SCL) with advantages such as low area overhead, low power consumption compared with the conventional null convention logic (NCL) methodologies. The delay-insensitive NCL asynchronous circuits consist of dual-rail structures using {DATA0, DATA1, NULL} encoding which carry a significant area overhead by comparison with single-rail structures. The area overhead can lead to high power consumption. In this paper, the proposed single gate SCL deploys a power gating structure for a new {DATA, SLEEP} encoding to achieve low area overhead and low power consumption maintaining high performance during DATA cycle. In this paper, the proposed methodology has been evaluated by a liquid state machine (LSM) for pattern and digit recognition using FPGA and a 0.18 ㎛ CMOS technology with a supply voltage of 1.8 V. the LSM is a neural network (NN) algorithm similar to a spiking neural network (SNN). The experimental results show that the proposed SG-SCL LSM reduced power consumption by 10% compared to the conventional LSM.

• ETRI Journal
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• 제35권5호
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• pp.808-818
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• 2013

Programmable memory built-in self-test (PMBIST) is an attractive approach for testing embedded memory. However, the main difficulties of the previous works are the large area overhead and low flexibility. To overcome these problems, a new flexible PMBIST (FPMBIST) architecture that can test both single-port memory and dual-port memory using various test algorithms is proposed. In the FPMBIST, a new instruction set is developed to minimize the FPMBIST area overhead and to maximize the flexibility. In addition, FPMBIST includes a diagnostic scheme that can improve the yield by supporting three types of diagnostic methods for repair and diagnosis. The experiment results show that the proposed FPMBIST has small area overhead despite the fact that it supports various test algorithms, thus having high flexibility.

• 조명전기설비학회논문지
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• 제24권12호
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• pp.177-183
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• 2010

Overhead transmission lines in domestic area have been built by several different design standards of dip and ground clearance. This paper describes an experimental study for evaluating load capacity and dip margin in overhead transmission lines. Such design standards for selection of overhead transmission conductors, dip and ground clearance, as well as electrical equipment technical standard are discussed. Based on daily load and weather data, several characteristics such as line utilization factor, load factor, conductor temperature and dip, etc. are analyzed, and compared with the specified levels of design standards. As a result, it is verified that DLR method can be a clue of the solving of the problem, for occurring in old transmission conductors which may be rarely operating below standards.

• 전력전자학회논문지
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• 제15권1호
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• pp.9-16
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• 2010

본 논문은 CAN을 사용하여 매트릭스 컨버터로 구동되는 천정형 크레인의 총괄제어 기법을 제시하였다. 크레인의 갠추리, 트롤리 및 호이스트 구동용으로 4개 매트릭스 컨버터-유도전동기 구동장치를 직접토크 기법으로 위치 제어한다. 위치제어 알고리즘과 CAN을 사용한 크레인의 총괄제어 기법을 제시하고, 시뮬레이션 및 실험을 통하여 매트릭스 컨버터-유도전동기로 구동되는 크레인의 위치제어 성능을 확인한다.

• 대한전자공학회논문지SD
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• 제41권11호
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• pp.61-68
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• 2004

오늘날 모든 칩들에는 보드레벨 테스트를 위한 IEEE 1149.1 TAP 컨트롤러가 설계되어 내장된다. 하지만 최근에는 보드레벨 테스트뿐만 아니라 기능적 목적을 위해서 TAP 컨트롤러가 내장되는 경우도 다수 존재한다. 따라서 이러한 IEEE 1149.1 TAP 컨트롤러 회로를 테스트하고 모니터링 할 수 있는 동시 에러 검출 (CED: Concurrent Error Detection) 테스트 기법이 개발되었다. 본 논문에서는 기존에 제안된 여러 종류의 CED 테스트 기법을 IEEE 1149.1 TAP 컨트롤러에 적용하여 최적의 면적 오버헤드를 구현하는 기법에 대해 연구한다. 중복 기법과 패리티 예측 기법, 그리고 혼합 기법을 각각 연구하였으며, 혼합기법이 IEEE 1149.1 TAP 컨트롤러를 테스트하는 데 가장 적합한 CED 기법임을 실험을 통하여 알 수 있었다. 따라서 혼합기법은 앞으로 IEEE 1149.1 TAP 컨트롤러를 테스트하는 데 널리 사용될 수 있을 것이다. 또한 본 논문에서는 기존에 제안된 기법을 더욱 향상시켜 TAP 컨트롤러를 테스트하는 데에 소요되는 면적 오버헤드를 최소화 시켰다.

• 한국통신학회논문지
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• 제38B권1호
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• pp.26-33
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• 2013

저전력, 저가의 초소형 기지국인 펨토셀은 heterogeneous network 의 중요 구성 요소 중 하나이다. 그러나 펨토셀 설치에 따른 셀 구조의 변화는 셀 간 간섭과 signaling overhead 증가와 같은 기술적인 문제를 야기할 수 있다. 이와 같은 기술적인 문제의 해결 방법 중 하나는 펨토셀이 SON(Self-Organized Network)과 같은 기법을 이용하여 자율적으로 전송전력을 조절하는 것이다. 펨토셀은 전송전력 조절을 통해 시스템 throughput을 향상시키거나 overhead를 감소시킬 수 있다. 일반적으로 시스템 throughput을 최대화하기 위한 펨토셀 전송 전력과 시스템 overhead 감소를 위한 펨토셀 전송 전력은 일치하지 않는다. 따라서 본 연구에서는 펨토셀이 시스템 overhead를 감소시키는 동시에 시스템 throughput을 향상시키도록 전송 전력을 조절하는 방법을 제안한다. 모의실험을 통해 제안 기법이 throughput만을 최대화하는 기법에 비하여 시스템 overhead를 41% 감소시키는 것을 확인하였다. 또한 커버리지만을 최적화 하는 기법에 비하여 throughput이 63% 향상되는 것을 확인하였다.

• 한국산업정보학회논문지
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• 제24권4호
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• pp.9-19
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• 2019

경량 임베디드 디바이스가 저전력 네트워킹뿐만 아니라 고정밀 센서 데이터 획득과 같은 영역에서 널리 활용되면서 소프트웨어 타이머에 대한 높은 시간정확성이 요구된다. 이 논문은 경량 MCU(Micro controller unit)를 장착한 임베디드 디바이스 환경에서 소프트웨어 타이머의 정확성 문제를 다룬다. 먼저, 소프트웨어 타이머의 전형적 구현 모델을 구현할 때 오차를 발생시키는 주요 오버헤드의 유형을 면밀히 분석한 후에 실제 환경에서 오버헤드를 측정한다. 이 오버헤드를 타이머 설정주기에 반영하는 오버헤드 보정 기법을 통해 소프트웨어 타이머의 정확성을 향상시킬 수 있다는 점을 검증한다.