• 대한수학회논문집
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• 제12권3호
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• pp.553-560
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• 1997

A class number formula over global function field, extending the formula obtained by Shu, is proved.

• 한국정보과학회논문지:시스템및이론
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• 제31권8호
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• pp.453-464
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• 2004

In order to solve the well-known drawback of reduced flexibility that is associate with ASIC implementations, this paper proposes a novel arithmetic unit over GF(2$^{m}$ ) for field programmable gate arrays (FPGAs) implementations of elliptic curve cryptographic processor. The proposed arithmetic unit is based on the binary extended GCD algorithm and the MSB-first multiplication scheme, and designed as systolic architecture to remove global signals broadcasting. The proposed architecture can perform both division and multiplication in GF(2$^{m}$ ). In other word, when input data come in continuously, it produces division results at a rate of one per m clock cycles after an initial delay of 5m-2 in division mode and multiplication results at a rate of one per m clock cycles after an initial delay of 3m in multiplication mode respectively. Analysis shows that while previously proposed dividers have area complexity of Ο(m$^2$) or Ο(mㆍ(log$_2$$^{m}$ )), the Proposed architecture has area complexity of Ο(m), In addition, the proposed architecture has significantly less computational delay time compared with the divider which has area complexity of Ο(mㆍ(log$_2$$^{m}$ )). FPGA implementation results of the proposed arithmetic unit, in which Altera's EP2A70F1508C-7 was used as the target device, show that it ran at maximum 121MHz and utilized 52% of the chip area in GF(2$^{571}$ ). Therefore, when elliptic curve cryptographic processor is implemented on FPGAs, the proposed arithmetic unit is well suited for both division and multiplication circuit.

• 대한전자공학회논문지
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• 제23권4호
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• pp.571-577
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• 1986

In this paper, we have investigated pole-zero shifting due to variable stopband frequency Ws and passband ripple Ap of elliptic function filters. Also we have studied the phase, group-delay, unit step response and impulse response of elliptic filters. We show that in the passband the phase linearity improves as Ws increases, and eventually it approaches that of a chebyshev function filter.

• 한국통신학회논문지
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• 제28권7A호
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• pp.547-556
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• 2003

본 논문에서는 저 면적 타원곡선 암호프로세서를 위한 GF(2$^{m}$ )상의 새로운 산술 연산기를 제안한다. 제안된 연산기는 바이너리 확장 최대공약수 알고리즘과 MSB(Most Significant Bit) 우선 곱셈 알고리즘으로부터 하드웨어 공유를 통하여 LFSR(Linear Feed Back Shft Register)구조로 설계되었으며, 나눗셈 및 곱셈 모두를 수행 할 수 있다. 즉 나눗셈 모드에서 2m-1 클락 사이클 지연 후 나눗셈의 결과를 출력하며, 곱셈 모드에서 m 클락 사이클 지연 후 곱셈 결과를 각각 출력한다. 본 논문에서 제안된 연산기를 기존의 나눗셈기들과 비교 분석한 결과 적은 트랜지스터의 사용으로 계산 지연시간을 감소 시켰다. 또한 제안된 연산기는 기약다항식의 선택에 어떠한 제약도 두지 않을 뿐 아니라 매우 규칙적이고 묘듈화 하기 쉽기 때문에 필드 크기 m 에 대하여 높은 확장성 및 유연성을 제공한다 따라서, 본 연구에서 제안된 산술 연산기는 타원곡선 암호프로세서의 나눗셈 및 곱셈 연산기로 사용될 수 있다. 특히 스마트 카드나 무선통신기기와 같은 저 면적을 요구하는 응용들에 매우 적합하다.

• 대한전자공학회논문지
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• 제20권5호
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• pp.37-42
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• 1983

Elliptic 함수는 허수 축상에 영점을 가지며 통과영역과 차단영역에서 같은 파상을 갖는데 결과적으로 elliptic 함수는 천이영역을 최소로함으로써 감도면에서 최적인 상태를 만들 수 있으나, 시간 영역에서의 특성은 Chebyshev 함수나 Butterworth 함수 응답 특성보다 떨어진다. 본 논문은 통과영역 감쇠율, 차단 주파수 ωs 등과 같이 여러 요소를 변화시켰을 때의 효과를 분석하기 위해서 단위계단 응답은 임펄스 응답을 분석해 보았다. 그 결과 다음과 같은 독특한 특성이 나타났는데 elliptic 필터 함수의 계단 응답은 높은 고유주파구에서 오버슈우트와 언더슈우트가 크고 빠르게 발생했고 초기값은 ωs가 증가하므로 감소하나 원점에서 시작하지는 않았다. Butterworth나 Chebyshev의 경우와는 다르게 임펄스 응답은 원점에서 시작하지 않는 것도 있으며 위와 같은 독특한 특성을 알아보도록 8개의 특성곡선을 제시하였다.

• East Asian mathematical journal
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• 제39권1호
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• pp.11-21
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• 2023

Non-trivial automorphisms of the unit disc in the complex plane can be classified by three classes; elliptic, parabolic and hyperbolic automorphisms. This classification is due to a representation in the projective special linear group of the real field, or in terms of fixed points on the closure of the unit disc. In this paper, we will characterize this classification by the distance function of the Poincaré metric on the interior of the unit disc.

• Journal of applied mathematics & informatics
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• 제8권2호
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• pp.371-386
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• 2001

In this work we investigate the finite element preconditioning method for the $C^1$-cubic spline collocation discretizations for an elliptic operator A defined by $Au := -{\Delta}u + a_1u_x+a_2u_y+a_0u$ in the unit square with some boundary conditions. We compute the condition number and the numerical solution of the preconditioning system for the several example problems. Finally, we compare the this preconditioning system with the another preconditioning system.

• 대한전자공학회논문지SD
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• 제42권1호
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• pp.57-67
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• 2005

고속 스칼라곱 연산은 타원곡선 암호 응용을 위해서 매우 중요하다. 보안 상황에 따라 유한체의 크기를 변경하려면 타원곡선 암호 보조프로세서가 크기 가변 유한체 연산 장치를 제공하여야 한다. 크기 가변 유한체 연산기의 효율적인 연산 구조를 연구하기 위하여 전형적인 두 종류의 스칼라곱 연산 알고리즘을 FPGA로 구현하였다. Affine 좌표계 알고리즘은 나눗셈 연산기를 필요로 하며, projective 좌표계 알고리즘은 곱셈 연산기만 사용하나 중간 결과 저장을 위한 메모리가 더 많이 소요된다. 크기 가변 나눗셈 연산기는 각 비트마다 궤환 신호선을 추가하여야 하는 문제점이 있다. 본 논문에서는 이로 인한 클록 속도저하를 방지하는 간단한 방법을 제안하였다. Projective 좌표계 구현에서는 곱셈 연산으로 널리 사용되는 디지트 serial 곱셈구조를 사용하였다. 디지트 serial 곱셈기의 크기 가변 구현은 나눗셈의 경우보다 간단하다. 최대 256 비트 크기의 연산이 가능한 크기 가변 유한체 연산기를 이용한 암호 프로세서로 실험한 결과, affine 좌표계 알고리즘으로 스칼라곱 연산을 수행한 시간이 6.0 msec, projective 좌표계 알고리즘의 경우는 1.15 msec로 나타났다. 제안한 타원곡선 암호 프로세서를 구현함으로써, 하드웨어 구현의 경우에도 나눗셈 연산을 사용하지 않는 projective 좌표계 알고리즘이 속도 면에서 우수함을 보였다. 또한, 메모리의 논리회로에 대한 상대적인 면적 효율성이 두 알고리즘의 하드웨어 구현 면적 요구에 큰 영향을 미친다.

• 대한수학회지
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• 제37권5호
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• pp.763-777
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• 2000

We investigate the existence of group invariant solutions of the Emden-Fowler equation, - u=$\mid$x$\mid$$\sigma$$\mid$u$\mid$p-1u in B, u=0 on B and u(gx)=u(x) in B for g G. Here B is the unit ball in n 2, 1$\sigma$ 0 and G is a closed subgrop of the orthogonal group. A soultion of the problem is called a G in variant solution. We prove that there exists a G invariant non-radial solution if and only if G is not transitive on the unit sphere.

• ETRI Journal
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• 제25권5호
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• pp.315-320
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• 2003

Elliptic curve cryptography (ECC) offers the highest security per bit among the known public key cryptosystems. The operation of ECC is based on the arithmetic of the finite field. This paper presents the design of a 193-bit finite field multiplier and an inversion unit based on a normal basis representation in which the inversion and the square operation units are easy to implement. This scalable multiplier can be constructed in a variable structure depending on the performance area trade-off. We implement it using Verilog HDL and a 0.35 ${\mu}m$ CMOS cell library and verify the operation by simulation.