• 전기학회논문지
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• 제56권4호
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• pp.745-750
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• 2007

In this paper, we propose a new gate modification method using the input vector maximizes the number of gates in WLS within the optimum range of the minimum leakage power. We prove that MLV is not always the optimal solution, and that the leakage power and area can decrease when modifying the gates using the input vector for which the number of gates in WLS is maximized within the optimum range of the minimum leakage power for the circuits applying the IVC technique and gate modification method. Using the proposed method, the gate-level description circuit can be converted to the modified circuit which reduces the leakage power by chip designer, and the modified circuit can be applied without any modification in design flow.

• 대한전자공학회논문지SD
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• 제46권10호
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• pp.53-60
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• 2009

반도체 공정의 발달로 집적도가 증가하고 문턱전압이 감소하면서, 반도체 집적회로 소모 전력에서 누설전류(leakage current)의 비중이 점차 증가하고 있다. 대기 상태에서 CMOS 조합 회로(combinational circuit)는 입력 값에 따라 누설전류가 크게 달라진다. 본 연구에서는 누설전류로 인한 소모전력을 줄이기 위해 대기 상태 (standby state) 회로의 입력 신호를 제어하며, 작은 누설전류를 갖는 입력 신호를 찾기 위한 새로운 효율적인 알고리즘을 개발하였다. 이 방법을 벤치마크 예제에 실험적으로 적용하여 누설전류 평균값에 비해 15.7%, simulated evolution 방법에 비해 6.7% 누설전류를 줄일 수 있음을 보였다. 또한 순차 회로에서도 idle 입력을 이용하여 누설전류 평균값에 비해 6.8%, simulated evolution 방법에 비해 3.2% 누설전류를 줄일 수 있었다.