• JSTS:Journal of Semiconductor Technology and Science
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• 제10권2호
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• pp.118-129
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• 2010

A lower-threshold-voltage (LVth) SRAM cell with an elevated cell biasing scheme, which enables to reduce the random threshold-voltage (Vth) variation and to alleviate the stability-degradation caused by word-line (WL) and cell power line (VDDM) disturbed accesses in row and column directions, has been proposed. The random Vth variation (${\sigma}Vth$) is suppressed by the proposed LVth cell. As a result, the LVth cell reduces the variation of static noise margin (SNM) for the data retention, which enables to maintain a higher SNM over a larger memory size, compared with a conventionally being used higher Vth (HVth) cell. An elevated cell biasing scheme cancels the substantial trade-off relationship between SNM and the write margin (WRTM) in an SRAM cell. Obtained simulation results with a 45-nm CMOS technology model demonstrate that the proposed techniques allow sufficient stability margins to be maintained up to $6{\sigma}$ level with a 0.5-V data retention voltage and a 0.7-V logic bias voltage.

• ETRI Journal
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• 제29권4호
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• pp.457-462
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• 2007

This work presents a low-voltage static random access memory (SRAM) technique based on a dual-boosted cell array. For each read/write cycle, the wordline and cell power node of selected SRAM cells are boosted into two different voltage levels. This technique enhances the read static noise margin to a sufficient level without an increase in cell size. It also improves the SRAM circuit speed due to an increase in the cell read-out current. A 0.18 ${\mu}m$ CMOS 256-kbit SRAM macro is fabricated with the proposed technique, which demonstrates 0.8 V operation with 50 MHz while consuming 65 ${\mu}W$/MHz. It also demonstrates an 87% bit error rate reduction while operating with a 43% higher clock frequency compared with that of conventional SRAM.

• 대한전자공학회논문지SD
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• 제44권1호
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• pp.28-35
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• 2007

SRAM의 전체적인 성능은 공급 전원전압에 크게 영향을 받는다. 본 논문에서는 1-V 이하의 저전압 동작시 주요 이슈가 되는 SRAM 셀의 SNM(Static Noise Margin)과 셀 전류의 크기를 개선하기 위하여 이중 승압 셀 바이어스 기법을 이용한 SRAM 설계기법에 대해 기술하였다. 제안한 설계기법은 읽기 및 쓰기동작시 선택된 SRAM 셀의 워드라인과 load PMOS 트랜지스터의 소스에 연결된 셀 공급전원을 서로 다른 레벨로 동시에 승압함으로써 SRAM 셀의 SNM과 셀 전류를 증가시킨다. 이는 셀 면적의 증가 없이 충분한 SNM을 확보할 수 있으며, 아울러 증가된 셀 전류에 의해 동작속도가 개선되는 장점이 있다. $0.18-{\mu}m$ CMOS 공정을 적용한 0.8-V, 32K-byte SRAM macro 설계를 통해 제안한 설계기법을 검증하였고, 시뮬레이션 결과 0.8-V 공급전원에서 종래의 셀 바이어스 기법 대비 135 %의 SNM 향상과 아울러 동작속도는 31 % 개선되었으며, 이로인한 32K-byte SRAM은 23 ns의 access time, $125\;{\mu}W/Hz$의 전력소모 특성을 보였다.

• 한국산업정보학회논문지
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• 제18권5호
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• pp.19-23
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• 2013

본 논문에서는 고속 데이터 처리용 TCAM(Ternary Content Addressable Memory) 설계를 위하여 6T SRAM cell의 안정성 분석 방법에 대해 기술하였다. TCAM은 고속 데이터 처리를 목적으로 하기 때문에 동작 주파수가 높아질수록 필요 시 되는 CMOS 공정의 단위가 작아지게 된다. 공급 전압의 감소는 TCAM 동작에 불안정한 영향을 줄 수 있으므로 SRAM cell 안정성 분석을 통한 TCAM 설계가 필수적이다. 우리는 6T SRAM의 정적 노이즈 마진(SNM)을 측정하여 분석하였고, TCAM의 모든 시뮬레이션은 $0.18{\mu}m$ CMOS 공정을 사용하여 확인하였다.

• JSTS:Journal of Semiconductor Technology and Science
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• 제17권3호
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• pp.370-377
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• 2017

This paper presents a simple noise margin (NM) model of MOS current mode logic (MCML) gates especially in CMOS processes where a large device mismatch deteriorates logic reliability. Trade-offs between speed and logic reliability are discussed, and a simple yet accurate NM equation to capture process-dependent degradation is proposed. The proposed NM equation is verified for 130-nm, 110-nm, 65-nm, and 40-nm CMOS processes and has errors less than 4% for all cases.

• 대한전자공학회:학술대회논문집
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• 대한전자공학회 2005년도 추계종합학술대회
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• pp.647-650
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• 2005

In this paper, a low voltage SRAM using double boosting scheme is described. A low supply voltage deteriorates the static noise margin (SNM) and the cell read-out current. For read/write operation, a selected word line and cell VDD bias are boosted in a different level using double boosting scheme. This increases not only the static noise margin but also the cell readout current at a low supply voltage. A low voltage SRAM with 32K ${\times}$ 8bit implemented in a 0.18um CMOS technology shows an access time of 26.1ns at 0.8V supply voltage.

• ETRI Journal
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• 제26권6호
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• pp.575-582
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• 2004

Fully-depleted silicon-on-insulator (FD-SOI) devices with a 15 nm SOI layer thickness and 60 nm gate lengths for analog applications have been investigated. The Si selective epitaxial growth (SEG) process was well optimized. Both the single- raised (SR) and double-raised (DR) source/drain (S/D) processes have been studied to reduce parasitic series resistance and improve device performance. For the DR S/D process, the saturation currents of both NMOS and PMOS are improved by 8 and 18%, respectively, compared with the SR S/D process. The self-heating effect is evaluated for both body contact and body floating SOI devices. The body contact transistor shows a reduced self-heating ratio, compared with the body floating transistor. The static noise margin of an SOI device with a $1.1\;{\mu}m^2$ 6T-SRAM cell is 190 mV, and the ring oscillator speed is improved by 25 % compared with bulk devices. The DR S/D process shows a higher open loop voltage gain than the SR S/D process. A 15 nm ultra-thin body (UTB) SOI device with a DR S/D process shows the same level of noise characteristics at both the body contact and body floating transistors. Also, we observed that noise characteristics of a 15 nm UTB SOI device are comparable to those of bulk Si devices.

• 전자공학회지
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• 제24권6호
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• pp.38-49
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• 1997

0.4mm Resign Rule의 Super Low Power Dissipation, Low Voltage. Operation-5- Full CMOS SRAM Cell을 개발하였다. Retrograde Well과 PSL(Poly Spacer LOCOS) Isolation 공정을 사용하여 1.76mm의 n+/p+ Isolation을 구현하였으며 Ti/TiN Local Interconnection을 사용하여 Polycide수준의 Rs와 작은 Contact저항을 확보하였다. p-well내의 Boron이 Field oxide에 침적되어 n+/n-well Isolation이 취약해짐을 Simulation을 통해 확인할 수 있었으며, 기생 Lateral NPN Bipolar Transistor의 Latch Up 특성이 취약해 지는 n+/n-wellslze는 0.57mm이고, 기생 Vertical PNP Bipolar Transistor는 p+/p-well size 0.52mm까지 안정적인 Current Gain을 유지함을 알 수 있었다. Ti/TiN Local Interconnection의 Rs를 Polycide 수준으로 낮추는 것은 TiN deco시 Power를 증가시키고 Pressure를 감소시킴으로써 실현할 수 있었다. Static Noise Margin분석을 통해 Vcc 0.6V에서도 Cell의 동작 Margin이 있음을 확인할 수 있었으며, Load Device의 큰 전류로 Soft Error를 개선할수 있었다. 본 공정으로 제조한 1M Full CMOS SRAM에서 Low Vcc margin 1.0V, Stand-by current 1mA이하(Vcc=3.7V, 85℃기준) 를 얻을 수 있었다.

• 전기전자학회논문지
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• 제1권1호
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• pp.11-18
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• 1997

회로 시뮬레이터를 이용하는 DC 셀 노드전압 분석방법을 적용하여, 고저항 SRAM 셀 구조에서 기생저항들과 트랜지스터 비대칭에 의해 야기되는 정적 읽기동작에서의 동작마진을 조사하였다. 이상적인 셀에 기생저항을 선택적으로 추가함으로써 각 기생저항들이 동작 마진에 끼치는 영향을 조사한 뒤, 기생저항이 좌우대칭 쌍으로 존재하는 경우에 대해 조사하고, 또한 셀 트랜지스터의 채널폭을 선택적으로 변화시켜 트랜지스터의 비대칭을 야기시킴으로써 트랜지스터 비대칭에 의한 동작 마진의 저하를 분석하였다. 분석 방법은 시뮬레이션된 셀 노드전압 특성에서 두 셀 노드전압이 하나의 값으로 수렴되는 전원전압의 값과 $V_{DD}=5V$에서 셀 노드전압의 차를 비교함으로써 상대적인 동작 마진을 비교하는 방법을 사용하였다. 회로 시뮬레이션에 의존한 본 분석으로부터 셀의 정적 읽기동작에 가장 심각한 영향을 끼치는 기생저항 성분과 트랜지스터의 비대칭 형태를 규명함으로써 새로운 셀 구조 설계시 참고할 수 있는 기준을 제시하였다.

• 대한전기학회논문지:전기물성ㆍ응용부문C
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• 제53권10호
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• pp.510-514
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• 2004

In this paper, we analytically examine the voltage transfer function dependent on input conditions for an N-Input NAND Gate. The logic threshold voltage, defined as a voltage at which the input and the output voltage become equal, changes as the input condition changes for a static NAND Gate. The logic threshold voltage has the highest value when all the N-inputs undergo transitions and it has the lowest value when only the last input connected to the last NMOS to ground, makes a transition. This logic threshold voltage difference increases as the number of inputs increases. Therefore, in order to provide a near symmetric voltage transfer function, a multistage N-Input Gate consisting of 2-Input Logic Gates is desirable over a conventional N-Input Gate.