A Design of a CMOS Circuit of Asynchronous Adders Based on Carry Selection and Carry Bypass

캐리 선택과 캐리 우회 방식에 의거한 비동기 가산기의 CMOS 회로 설계

This paper describes the design of asynchronous adders based on carry selection and carry bypass techniques. The designs are faster than existing asynchronous adders which are based on ripple carry technique. It is caused by reducing the carry transfer time by using carry selection and carry bypass techniques. Also, the design uses tree structure to reduce the completion sensing time. The proposed adders are designed with CMOS domino logic and experimented with HSPICE simulator. Experimental results show that the proposed adders can be faster about 50% in average cases than previous ripple carry adders.

본 논문에서는 캐리 선택 방식과 캐리 우회 방식에 의거한 비동기 가산기의 설계에 대하여 기술한다. 이러한 기법을 사용함으로써 본 논문의 가산기는 기존의 리플 캐리 방식의 가산기에 비하여 보다 빠른 속도로 동작한다. 본 논문에서는 CMOS 도미노 논리를 사용하여 가산기를 설계하였으며 비동기 가산기의 동작 완료를 감지할 수 있는 회로를 트리 형태로 구현함으로써 동작 완료에 소요되는 시간을 줄일 수 있도록 하였다. 실험 결과에 의하면 제안된 가산기들은 평균적으로 리플 캐리 방식에 비하여 50 퍼센트 이상의 속도 개선을 기대할 수 있음을 알 수 있다.