위성방송 수신기용 저전력 3V 6-bit 100MSPS COMS ADC의 설계

Design of a Low Power 3V 6-bit 100MSPS CMOS ADC for DBS Receiver

QPSK 통신 방식의 고속 통신 단말기에 필요한 저 전력 3V 6-bit 100MSPS CMOS ADC를 설계하였다. 제안된 ADC는 폴딩 블록, 래치 블록과 디지털 블록으로 구성하였다. 인터폴레이션 블록에서 pMOS를 전류원과 캐스코드형태로 합성하여 기존의 블록보다 선형적인 폴딩신호를 얻었으며 Kickback를 감소시키는 새로운 래치구조로 고속 ADC를 구현하였다. 설계된 칩의 Post-layout 시뮬레이션을 통하여 각 부분의 성능을 평가하였으며, 0.65um 2-poly 2-metal CMOS 공정으로 칩을 제작하였다. 제작된 칩은 대략 $1500{\mu}m{\times}1000{\mu}m$의 유효 칩 면적을 가지며, 실험결과 100MSPS의 속도로 3V 전원에서 40mW의 전력을 소모하며 INL은 ${\pm}0.6LSB$ 이내, DNL은 ${\pm}0.5LSB$ 이내, SNDR은 10MHz 입력 주파수에서 약 33dB의 실험결과를 얻었다.

A CMOS 6-bit 100MSPS ADC for DBS receiver is designed. The proposed ADC is composed of folding block, latch block, and digital block. The cascode interpolating block and kickback reduced latch are proposed with a high speed architecture. To verify the performance of ADC, simulations are carried out by HSPICE. The ADC achieves a clock frequency of 100MHz with a power dissipation of 40mW for 3 V supply voltage. The active chip area is $1500{\mu}m{\times}1000{\mu}m$with $0.65{\mu}m$ 2-poly 2-metal CMOS process. Further, INL and DNL are within ${\pm}0.6LSB$, ${\pm}0.5LSB$, respectively. SNDR is about 33dB at 10MHz input frequency.