Abstract
The advancements in technology which have lead to higher and higher levels of integration have required advancements in the methods used in designing VLSI chip. A key to enable a complicated chip design is the use of hierarchy in the design process. Hierarchy organizes the function of a large number of transistors ito a particular, easy-to-manage function. For these reasons, hierarchy has been used in the design process of digital functions for many years. However, there exists differences in a design analysis phase, especially in timing analysis, due to multiple views for the same design. In timing analysis of the hierarchical design, every path is analyzed within partitioned modules independently and the global timing analysis is applied to the whole design considering each module as a single timing component. Therefore, timing results of the hierarchical design could not be same as those of non-hierarchical flat design. In this paper, we formulate the timing problem in the hierarchical design and analyze the possible source of timing differences. We define a new terminology of "consistent result" between different views for the same design. We also propose a new partitioning algorithm to obtain the consistent results. This algorithm helps to enhance the design cycle time.
VLSI의 집적도가 계속 증가되고 있어 복잡한 칩 설계를 위해서는 설계의 계층성 이용이 매우 중요하다. 계층설계는 대규모의 설계 데이터를 기능의 계층성을 이용하여 분할 설계하기 때문에 오랫동안 이용되어 왔다. 그러나, 계층 설계에서는 분할 설게후 다시 통합하기 때문에 원래의 설계 데이터와 분할${\cdot}$통합한 설계 데이터 사이에 타이밍 분석 결과의 차이가 발생할 수 있고 이는 칩 개발 시간을 지연시키는 주요 요인이 된다. 본 논문에서는 계층설계에서 타이밍 문제를 공식화하였고, 타이밍 분석시 림ㅅ설계와 차이가 나는 원인들을 분석하였다. 일관된 타이밍 분석이란 개념을 정의하였고 일관성유지를 위한 분할 기법을 제안하였으며, 제안한 알고리즘을 구현하여 기존의 설계툴에 접목하여 일관성 향상을 얻었다.