정보처리학회논문지A (The KIPS Transactions:PartA)

한국정보처리학회 (Korea Information Processing Society)
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유한 필드 GF(2m)상에서의 LSB 우선 디지트 시리얼 곱셈기 구현

Implementation of a LSB-First Digit-Serial Multiplier for Finite Fields GF(2m)

  • 김창훈 (대구대학교 대학원 컴퓨터정보공학과) ;
  • 홍춘표 (대구대학교 정보통신공학부) ;
  • 우종정 (성신여자대학교 컴퓨터정보학부)
  • Kim, Chang-Hun (Dept.of Computer Information Engineering, Graduate School of Daegu University) ;
  • Hong, Chun-Pyo (Dept.of Information Communication Engineering, Daegu University) ;
  • U, Jong-Jeong (Dept.of Computer Information, Sungshin Women's University)
  • 발행 : 2002.09.01
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초록

본 논문에서는 유한 필드 GF$(2^m)$상에서 모듈러 곱셈 $A({\times})B$ mod G,({\times})를 수행하는 LSB 우선 디지트 시리얼 시스톨릭 곱셈기를 구현하였다. 구현된 곱셈기는 디지트의 크기를 L로 설정했을 경우 연속적인 입력 데이터에 대해 [m/L] 클럭 사이클 비율로 곱셈의 결과를 출력한다. 본 연구에서 구현된 곱셈기를 기존의 곱셈기와 비교 분석한 결과, 더 간단한 하드웨어 구조를 가지고, 데이터 처리 지연 시간이 감소되었다. 또한 본 연구에서 제안한 구조는 단방향의 신호 흐름 특성을 가지고 있으며, 매우 규칙적이기 때문에 m과 L에 대해 높은 확장성을 가진다.

In this paper we, implement LSB-first digit-serial systolic multiplier for computing modular multiplication $A({\times})B$mod G ({\times})in finite fields GF $(2^m)$. If input data come in continuously, the implemented multiplier can produce multiplication results at a rate of one every [m/L] clock cycles, where L is the selected digit size. The analysis results show that the proposed architecture leads to a reduction of computational delay time and it has more simple structure than existing digit-serial systolic multiplier. Furthermore, since the propose architecture has the features of regularity, modularity, and unidirectional data flow, it shows good extension characteristics with respect to m and L.

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참고문헌

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